22976

Організація пам’яті мікропроцесорної системи

Лекция

Коммуникация, связь, радиоэлектроника и цифровые приборы

Функції виводів цього ОЗП позначено на рис. R визначає напрямок руху інформації чи то запис до ОЗП чи то читання з нього. ОЗП типу КР541РУ2 Це статичний ОЗП на ТТЛ логіці.

Украинкский

2013-08-04

11.06 MB

7 чел.

Лекція N6

Організація памяті мікропроцесорної системи

Деякі елементи, що входять до складу систем памяті

Операційні запамятовуючі пристрої (ОЗП)

ОЗП типу К565РУ2

Мікросхема типу К565РУ2 являє собою динамічний ОЗП (DRAM) на основі МДН-логіки. Обєм памяті на один корпус складає 1 kбіт  (1024 адрес по 1 розряду). Функції виводів цього ОЗП позначено  на рис.6.1.

D - інформаційний вхід;

Q - інформаційний вихід. У всіх режимах, окрім зчитування, вихід знаходиться у третьому стані, на що і вказує позначка у                                                                   вигляді перекресленого ромба;

А0 - А9 - десять розрядів адреси;

- вибір кристала (активізується низьким рівнем напруги). При  =1 здійснюється режим зберігання  (тобто ані зчитування, ані запису; вихіди  Q -

у третьому стані).

/R визначає напрямок руху інформації (чи то запис до ОЗП, чи то читання з нього).

 У серії К565 є ще такі ІМС:

РУ7 РУ1     4k х 1    (тобто 12 розрядів ША при 1 розряді ШД)

РУ3     16k х 1  ( ША 7х2, тобто двічі по 7 розрядів)

РУ5      64k х 1  (ША  8х2)

256k х 1  (ША 9х2).

ОЗП типу КР541РУ2

Це статичний ОЗП на ТТЛ - логіці. Обєм памяті в нього складає 4 kбіт

( 1k х 4, тобто1024 адрес по 4 розряди даних). Означення його виводів подано на рис.6.2:

А0 - А9 - входи адреси;

 Q0 - Q3 - входи/виходи даних; в режимі зберігання ці виводи знаходяться у третьому стані;

 - вибір кристала;

 /R - вибір напрямку руху інформації.

Режими роботи такі ж, як і  у ІМС серії К565 (див. Табл.6.1). У серії КР541 є  такі ІМС:  РУ1 (4k х 1); РУ2 (1k х 4); РУ3 (16k х 1).

 

Постійні запамятовуючі пристрої (ПЗП)

ППЗП типу КР556РЕ5

Це постійний запамятовуючий пристрій, який може бути одноразово запрограмованим. Він має 512 розрядів шини адрес та 8 розрядів даних (рис.6.3). Цей ППЗП являє собою ТТЛ - ІМС з загальними колекторами (на що і вказує ромбик з рискою). Виходи Q0 - Q7 підключаються через резистори по 5,6 кОм до лінії живлення +5В. Вивід  означає, як і раніш,  вивід для активізації даної мікросхеми.

Шинні  формувачі

Сигнали, які мікропроцесор видає на  шину адреси або на шину даних, можуть призначатися великій кількості пристроїв, що своїми входами приєднані до цих шин. Але виходи МП - 80 витримують лише невелике навантаження по струму - не більше 0,1 мА при сигналі високого рівня і 1,6 мА при сигналі низького рівня. Така навантажувальна здатність дозволяє підключати  до виходів мікропроцесора не більше одного входу пристроїв ТТЛ. Тому на виходах ША та ШД мікропроцесора звичайно ставлять звичайно буферні підсилювачі, або,  як їх називають, шинні формувачі.

В найпростішому випадку, коли треба пропускати сигнали тільки в одному напрямку (як це має місце для ША), замість спеціальних шинних формувачів можна використати звичайні інвертори (наприклад, ЛН1 або ЛА3). Якщо інвертувати сигнал не треба, можна скористатися логічним елементом типу ЛП або поставити послідовно два інвертори.

Якщо ж по шині даних сигнали повинні проходити в обох напрямках, то шинні формувачі мають бути двоспрямованими. Прикладом такого двоспрямованого шинного формувача може бути ІМС типу КР580ВА86 (рис.6.4).

При    = 1 виводи А і В  знаходяться у третьому стані  і ніякого проходження сигналу через схему немає. При  = 0 ІМС активізується ; сигнал Т визначає напрямок руху даних (табл.6.2).

Дещо складніше працює шинний формувач типу К589АП16. На відміну від попередньої ця ІМС керує ще й напрямком передачі. Вона є начебто перемикачем шини (рис.6.5 та табл.6.3), у якому сигнал S визначає шлях передачі даних.   ІМС К589АП16 використовуєься для обслуговування ОЗП, які мають розділені входи і виходи для даних (напр. типу КР 565). У цьому випадку до загальної шини даних підключаються виводи групи В. Виводи групи С підключаються до інформаційних входів ОЗП, а групи А - до виходів ОЗП. Запис до ОЗП відбувається при комбінації  = 0; S =1, а  читання з ОЗП при  = 0; S =0. Для розширення розрядності по шині даних використовують по кілька подібних ІМС увімкнених паралельно. Варіантами описаних ІМС є КР580ВА87 та К589АП16, які інвертують сигнали при їх передачі.

Дешифратори

Найпростіший дешифратор, який озивався б лише на одну задану адресну комбінацію, можна скласти з логічних ІМС (рис.6.7). Такий дешифратор буде видавати на своєму виході сигнал низького рівню при певній адресній комбінації , наприклад, при    а0 - а5 що дорівнює 0110012

Складніше працюють дешифратори з кількома виходами. Так, наприклад, дешифратор типу К155ИД4 може працювати в режимі, коли

 .

по трьом розрядам адреси він видаватиме активний (низький) рівень вихідної напруги на один з 8 своїх виходів (дешифратор “1 із 8”). Дешифратор типу К155ИД3 виконує дешифрування по  4 розрядам адреси на 16 виходів (“1 із 16”).  

Розширення памяті

 Часто обєм памяті однієї ІМС ОЗП або ПЗП виявляється недостатнім як за розрядністю по шині даних, так і за розрядністю по шині адреси. Тому подібні ІМС  обєднуються в групи, Ця операція має назву розширення памяті.

Горизонтальне розширення памяті - збільшення розрядності по шині даних

(на прикладі ІМС типу КР565РУ2).

 Розряди ША та керуючі сигнали  і /R подаються на всі ІМС паралельно (рис.6.8). Інформаційні входи Di підключаються до провідників вхідної ШД - кожний вхід до свого і - тового  провідника. Так само підключається вихідна шина даних. Кількість розрядів шини даних може бути довільною і відповідає кількості корпусів ІМС.

Вертикальне розширення памяті - збільшення розрядності по шині адреси

У розглянутих вище ОЗП та ПЗП розрядність адреси складає 9 - 10 розрядів, тоді як у МП-80  ША має шістнадцять розрядів. Недостатні розряди можна додати шляхом вертикального розширення. Розглянемо принцип вертикального розширення на прикладі ОЗП  які мають  по 8 розрядів адреси та 8 розрядів даних (256 х 8). Розширимо адреси до 12 розрядів (рис.6.9). Кількість адрес збільшиться до 4096. Для цього будуть потрібні 16 корпусів подібних ІМС .

Кожний з ОЗП має 256 молодших розрядів адреси від 00 до FF, але може бути задіяний лише при  = 0.

Дешифратор “1 із 16”  (наприклад, типу ИД3) виробляє (F) і активізує цим сигналом ОЗП RAM F тільки при значення старших бітв адреси А8 - А11 = 11112 = F.  Корпус RAM 6 буде задіяний адресною комбінацією А8 - А11 = 01102 = 6,  тощо.

Кількість ОЗП може бути і меншою від 16. Якщо, наприклад, RAM 8 - RAM F відсутні, то адреси, що починаються з 8 до F, будуть “мертвими”- вони не відповідатимуть реально існуючим коміркам памяті Якщо ж ША шістнадятирозрядна, то найстарші біти адреси А12 - А15 залишаться незадіяними і можуть бути довільними. Наприклад, комірка памяті з адресою 1АС буде “відгукуватися” і на адресу 01АС, і на адресу В1АС.

Організація звернення до памяті або до зовнішніх пристроїв

На рис. 6.10 зображена система, що складається з одного модуля ПЗП на 256 комірок памяті і 255 модулів ОЗП, кожний з 8 розрядами адреси і 8 розрядами даних (256х8), а також з можливістю звернення до 256 зовнішніх пристроїв. Все поле памяті при 16-розрядній ША складає 64 кбайт (65536 адрес по 8 бітів даних). З них 256 наймолодших адрес віддаються для ПЗП (0000 - 00FF),   а решта - 65280 - для  ОЗП (0100 - FFFF).

Вибір комірки памяті усередині кожного модуля здійснюється по 8 молодшим розрядам  ША (А0 - А7). Ці  коди молодших адрес подаються на всі модулі одночасно.

Вибір потрібного модуля памяті відбувається за старшими (А8 - А15) розрядами  адреси шляхом одночасної подачі сигналів низького рівня на входи  та , які є у кожному модулі ОЗП та ПЗП. Тільки при одночасній подачі сигналів низького рівня на ці входи відповідний модуль буде задіяний. Ці керуючі сигнали формуються двома чотирьохрозрядними дешифраторами  DC1 та  DC2. При подачі чотирьохрозрядного двійкового коду на адресні входи дешифратора на одному з 16 його виходів зявиться сигнал низького рівня ( “1 із 16”). “Старший” дешифратор DC1 по розрядах А15 - А12 обирає одну групу, що складається з 16 модулів (і - тову групу), подаючи не її входи  дозволяючий сигнал низького рівня. Другий (“молодший”) дешифратор DC2 здійснює вибір модуля всередині групи. За розрядами А11 - А8 він активізує  всі j - тові модулі кожної групи. В результаті активізовним буде j - товий модуль і- тової групи. Всього можливо 16х16 таких комбінацій і, отже, вибір одного з 256 модулів памяті.

Вибір між читанням та записом здійснюється за сигналами   і  . Якщо обидва ці сигнали мають високий логічний рівень, то ані читання, ані запису не відбувається і всі модулі памяті відключені від шини даних ( знаходяться у третьому

стані). Модуль ПЗП робить тільки на читання і тому сигнал  до нього не підведено.

 Зовнішні пристрої введення / виведення керуються сигналами  та

і можуть бути задіяні лише тоді, коли один з цих сигналів має низький рівень. Звернення до пристроїв введення відбувається за сигналом  = 0, а до пристроїв виведення сигналом  = 0. Всього можливе підключення 256 пристроїв введенння / виведення (портів). При роботі з зовнішніми пристроями память буде відключеною бо активним може бути лише один з сигналів , ,  або .

Якщо одні порти працюють тільки на введення, а інші тільки на виведення, то можна підключати по 256 таких портів кожного типу. Вибір конкретного порту здійснюється за однобайтовою адресою А0 - А7.

 Для спряжіння мікропроцесора з повільно діючими зовнішніми пристроями використовується сигнал готовності READY, що виробляється цими пристроями як ознака їх готовності до роботи. Відсутність сигналу готовності переводить мікропроцесор у стан очікування, в якому він перебуває аж доки на лінії READY не встановиться сигнал високого рівня.

 


 

А также другие работы, которые могут Вас заинтересовать

11956. Организация расчетно-кассового обслуживания клиентов банка на материалах филиала № 529 «Белсвязь» АСБ Беларусбанк 1.65 MB
  Тема: Организация расчетнокассового обслуживания клиентов банка на материалах филиала № 529 Белсвязь АСБ Беларусбанк СОДЕРЖАНИЕ Введение 1. Характеристика банковской системы республики Беларусь 1.1 Организация работы банковской системы республики Беларусь ...
11957. СТРАТЕГІЯ І ТАКТИКА БАНКУ У СФЕРІ ЛІЗИНГОВОЇ ІНДУСТРІЇ 423.72 KB
  139 ДИПЛОМНА РОБОТА СТРАТЕГІЯ І ТАКТИКА БАНКУ У СФЕРІ ЛІЗИНГОВОЇ ІНДУСТРІЇ Вступ За останні роки в економіці і банківській системі України відбулися радикальні зміни у сфері лізингового кредитування. Обсяг операцій лізингу в Україні є надзвичайно низ...
11958. Совершенствование системы дистанционного банковского обслуживания в современных условиях (на примере «Приорбанк» ОАО) 523.74 KB
  ПОЯСНИТЕЛЬНАЯ ЗАПИСКА к дипломному проекту на тему Совершенствование системы дистанционного банковского обслуживания в современных условиях на примере Приорбанк ОАО РЕФЕРАТ Объём пояснительной записки составляет 89 стр. рис. 13 табл. 12 источников прило
11960. Разработка проекта реинжиниринга бизнес-процессов управления кредитной задолженностью 1.04 MB
  Содержание Перечень условных обозначений 1 Теоретические аспекты управления кредитной задолженностью в деятельности банка 1.1 Состояние и проблемы рынка розничных банковских услуг в Республике Беларусь в настоящее время 1.2 Методы управления кредитной задолжен...
11961. Совершенствование технологии управления финансовыми рисками (на примере: ОАО «Сиббизнесбанк») 1.06 MB
  Дипломная работа на тему Совершенствование технологии управления финансовыми рисками на примере: ОАО Сиббизнесбанк СОДЕРЖАНИЕ Введение Глава 1. Теоретические аспекты технологии управления финансовыми рисками 1.1 Понятие и виды финансового риска 1.2 ...