31848

Комплементарная логика на транзисторах металл-оксид (К-МОП)

Дипломная

Коммуникация, связь, радиоэлектроника и цифровые приборы

С приходом переключающих запускающих сигналов переход триггера из одного состояния в другое происходит лавинообразно и потенциалы на выходах меняются на противоположные. В интервале между переключающими сигналами состояние триггера не меняется т. При лавинообразных переключениях на выходе триггера формируются прямоугольные импульсы с крутыми фронтами. При двух последовательных переключениях триггера на выходе формируется один импульс т.

Русский

2013-09-01

429.5 KB

14 чел.

Вариант 1

  1.  Технологии цифровых микросхем

1.                Комплементарная логика на транзисторах металл-оксид (К-МОП)

Комплементарная логика на транзисторах металл-оксид (К-МОП)       (комплементарная логика на транзисторах металл-оксид-полупроводник; англ. CMOS, Complementary-symmetry/metal-oxide semiconductor) — технология построения электронных схем. В технологии КМОП используются полевые транзисторы с изолированным затвором с каналами разной проводимости. Отличительной особенностью схем КМОП по сравнению с биполярными технологиями (ТТЛ, ЭСЛ и др.) является очень малое энергопотребление в статическом режиме (в большинстве случаев можно считать, что энергия потребляется только во время переключения состояний). Отличительной особенностью структуры КМОП по сравнению с другими МОП-структурами (N-МОП, P-МОП) является наличие как n-, так и p-канальных полевых транзисторов; как следствие, КМОП-схемы обладают более высоким быстродействием и меньшим энергопотреблением, однако при этом характеризуются более сложным технологическим процессом изготовления и меньшей плотностью упаковки.

Подавляющее большинство современных логических микросхем, в том числе, процессоров, используют схемотехнику КМОП

Технология

Схема логического элемента выполняющего логическую функцию 2И-НЕ

Для примера рассмотрим схему вентиля 2И-НЕ, построенного по технологии КМОП.

Если на оба входа A и B подан высокий уровень, то оба транзистора снизу на схеме открыты, а оба верхних закрыты, то есть выход соединён с землёй.

Если хотя бы на один из входов подать низкий уровень, соответствующий транзистор сверху будет открыт, а снизу закрыт. Таким образом, выход будет соединён с напряжением питания и отсоединён от земли.

В схеме нет никаких нагрузочных сопротивлений, поэтому в статическом состоянии через КМОП-схему протекают только токи утечки через закрытые транзисторы, и энергопотребление очень мало. При переключениях электрическая энергия тратится в основном на заряд емкостей затворов и проводников, так что потребляемая (и рассеиваемая) мощность пропорциональна частоте этих переключений (например, тактовой частоте процессора).

На рисунке с топологией микросхемы 2И-НЕ можно заметить, что в ней используются два двухзатворных полевых транзистора разных конструкций. Верхний двухзатворный полевой транзистор выполняет логическую функцию 2ИЛИ, а нижний двухзатворный полевой транзистор выполняет логическую функцию 2И.

Транзисторно-транзисторная логика (ТТЛ, TTL)

Транзисторно-транзисторная логика (ТТЛ, TTL) — разновидность цифровых логических микросхем, построенных на основе биполярных транзисторов и резисторов. Название транзисторно-транзисторный возникло из-за того, что транзисторы используются как для выполнения логических функций (например, И, ИЛИ), так и для усиления выходного сигнала (в отличие от резисторно-транзисторной и диодно-транзисторной логики).

Простейший базовый элемент ТТЛ выполняет логическую операцию И-НЕ, в принципе повторяет структуру ДТЛ микросхем и в то же время за счёт использования многоэмиттерного транзистора, объединяет свойства диода и транзисторного усилителя что позволяет увеличить быстродействие и энергопотребление, снизить потребляемую мощность и усовершенствовать технологию изготовления микросхемы.

ТТЛ получила широкое распространение в компьютерах, электронных музыкальных инструментах, а также в контрольно-измерительной аппаратуре и автоматике (КИПиА). Благодаря широкому распространению ТТЛ входные и выходные цепи электронного оборудования часто выполняются совместимыми по электрическим характеристикам с ТТЛ. Максимальное напряжение в схемах с ТТЛ может достигать 24В, однако это приводит к большому уровню паразитного сигнала. Достаточно малый уровень паразитного сигнала при сохранении достаточной эффективности достигается при напряжении 5В, поэтому данная цифра и вошла в технический регламент ТТЛ.

Важность ТТЛ заключается в том, что ТТЛ-микросхемы оказались более пригодны для массового производства и при этом превосходили по параметрам ранее выпускавшиеся серии микросхем (резисторно-транзисторная и диодно-транзисторная логика).

Принцип работы ТТЛ с простым инвертором

Биполярные транзисторы могут работать в четырех режимах: отсечки, нормально активный, инверсно активный и насыщения. В инверсно активном режиме эмиттерный переход закрыт, а коллекторный переход открыт. В инверсном режиме коэффициент усиления транзистора значительно меньше, чем в нормальном режиме, из-за несимметричного конструктивного исполнения переходов база-коллектор и база-эмиттер.

При нулевом уровне на любом входе многоэмиттерного транзистора VT1 (на упрощённой схеме — слева) он работает в нормальном режиме и формирует на базе VT2 потенциал близкий к нулю. В этом состоянии неосновные носители из базы VT2 рассасываются не только через коллектор, но и через открытый VT1.

Если ноль подаётся на один из входов VT1, то наблюдается максимальный входной ток I=(E-0,7)/R1. В этом случае через другие эмиттерные переходы может наблюдаться паразитный ток. Чтобы он не был слишком велик неиспользуемые входы элемента присоединяются к источнику питания +5В, −5В через резистор с сопротивлением 1кОм, который может работать на 10 входов ТТЛ. Если свободные входы не подключаются ни к чему, то логика работы схемы сохраняется но паразитная ёмкость входных цепей будет уменьшать быстродействие цепи из расчёта 2 нс на 1 вход. Свободные входы могут воспринимать сигнал помехи, который может привести к сбою в работе схемы.

Если на все входы поступает уровень логической единицы, то VT1 окажется инверсно-включенным, ток R1 течёт через коллектор VT1 в базу VT2, на выходе формируется нуль.

Если резистор R2 не используется, то мы имеем дело с элементом с открытым коллектором, у которого в условном обозначении используется дополнительный символ.

Транзисторно-транзисторная логика с диодами Шоттки (ТТЛШ)

В ТТЛШ используются транзисторы Шоттки, в которых барьер Шоттки не позволяет транзистору войти в режим насыщения в результате чего диффузионная ёмкость мала и задержки переключения малы, а быстродействие высокое.

ТТЛШ-логика отличается от ТТЛ наличием диодов Шоттки в цепях база — коллектор, что исключает насыщение транзистора, а также наличием демпфирующих диодов Шоттки на входах (редко на выходах) для подавления импульсных помех, образующихся из-за отражений в длинных линиях связи (длинной считается линия, время распространения сигнала в которой больше длительности его фронта, для самых быстрых ТТЛШ микросхем линия становится длинной начиная с длины в несколько сантиметров).

Эми́ттерно-свя́занная ло́гика (ЭСЛ)

Эми́ттерно-свя́занная ло́гика (ЭСЛ) — семейство цифровых интегральных микросхем на основе дифференциальных транзисторных каскадов. ЭСЛ является самой быстродействующей из всех типов логики, построенной на биполярных транзисторах. Это объясняется тем, что транзисторы в ЭСЛ работают в линейном режиме, не переходя в режим насыщения, выход из которого замедлен. Низкие значения логических перепадов в ЭСЛ-логике способствуют снижению влияния на быстродействие паразитных ёмкостей.

Основная деталь ЭСЛ-логики — схема потенциального сравнения, собранная не на диодах (как в ДТЛ), а на транзисторах. Схема представляет собой транзисторы, соединённые эмиттерами и подключенные к корпусу (или питанию) через резистор. При этом транзистор, у которого напряжение на базе выше, пропускает через себя основной ток. Как правило, один транзистор в схеме сравнения подключен к опорному уровню, равному напряжению логического порога, а остальные транзисторы являются входами. Выходные цепи схемы сравнения поступают на усилительные транзисторы, а с них — на выходные эмиттерные повторители.

Эмиттерный повторитель — способ включения транзистора, когда коллектор подключен к шине питания, а эмиттер является выходом. Напряжение на выходе эмиттера практически соответствует напряжению на базе, куда подаётся входной сигнал. Поэтому он и называется повторителем. Повторитель усиливает ток, не усиливая напряжения. Используется в основном для согласования высокого выходного сопротивление источника сигнала с малым сопротивлением нагрузки.

Особенностью ЭСЛ является повышенные скорость (150 МГц уже в первых образцах 60-х годов и 0,5...2 ГГц в 70—80-х) и энергопотребление по сравнению с ТТЛ и КМОП (на низких частотах, на высоких — примерно равное), низкая помехоустойчивость, низкая степень интеграции (ограниченная, в частности, большой потребляемой мощностью каждого элемента, что не позволяет разместить в одном корпусе много элементов, так как это приведёт к перегреву) и как следствие — высокая стоимость.

  1.  Преобразовать число 2310 в число Х2

2. 23=1*24+0*23+1*22+1*21+1*20 = 101112

3.C изпользование ассемблера МСS51 записать программу реализующую функцию

Z=(200/X-1Y

Org 00h

Jmp m1

Org 20h

M1: MOV A,#200

MOV B, P1

DEC B

DIV AB

MOV R1, P2

ORL A,R1

MOV P3, A

END

Вариант 3

  1.  Триггеры. Классификация. Условные графические обозначения. Свойства триггеров основных групп классификации.

1. Общие сведения

Устройство, имеющее два устойчивых состояния, называют триггером. Он имеет два выхода, один из них называют прямым, а другой — инверсным. Потенциалы на них взаимно инвертированы: лог. 1 на одном выходе соответствует лог. 0 на другом. С приходом переключающих (запускающих) сигналов переход триггера из одного состояния в другое происходит лавинообразно, и потенциалы на выходах меняются на противоположные.

В интервале между переключающими сигналами состояние триггера не меняется, т. е. триггер "запоминает" поступление сигналов, отражая это величиной потенциала на выходе. Это дает возможность использовать его как элемент памяти.

При лавинообразных переключениях на выходе триггера формируются прямоугольные импульсы с крутыми фронтами. Это позволяет использовать триггер для формирования прямоугольных импульсов из напряжения другой формы (например, из синусоидального).

При двух последовательных переключениях триггера на выходе формируется один импульс, т.е. триггер можно использовать как делитель частоты переключающих сигналов с коэффициентом, равным двум.

Триггеры можно разделить на не тактируемые и тактируемые. Не тактируемый (асинхронный) триггер может менять свое состояние

Рис.1

переключающими сигналами в любое время. Тактируемый (синхронный) триггер переключается синхронно с поступлением специального тактирующего импульса. Эти и другие типы триггеров, показанные в таблице классификации, подробно рассмотрены далее.

Промышленность выпускает разнообразные типы триггеров в интегральном исполнении. Кроме того, они могут быть выполнены на цифровых интегральных микросхемах, операционных усилителях и на транзисторах. Рис.1.

Не тактируемые триггеры

На выходе элемента И-НЕ (ИЛИ-НЕ) имеется инвертор (усилитель). В структуре из двух таких элементов можно обеспечить положительную обратную связь, если вход одного элемента соединить с выходом другого, и баланс амплитуд. Такой структурой является RS-триггер. Он имеет два выхода: прямой () и инверсный () и два входа: S — установки прямого выхода в 1 (говорят: "установки триггера в 1") и R — установки триггера в 0. Такой триггер является асинхронным RS-триггером. Он применяется самостоятельно, а также в качестве запоминающей ячейки входит в состав более сложных интегральных триггеров.

Структуры триггеров

RS-триггер на элементах ИЛИ-НЕ (рис. 2,а). Прежде всего рассмотрим воздействие на такой триггер комбинаций сигналов S=1, R=1 и S=0, R=0. Сочетание S=1, R=1 является запрещенным, так как при нем на обоих выходах триггера устанавливаются логические 0 и после снятия входных сигналов состояние его непредсказуемо.

Для элемента ИЛИ-НЕ логический 0 является пассивным сигналом: с его поступлением на вход состояние выхода элемента не изменяется. Поэтому появление комбинации S=0, R=0 не изменяет состояния триггера.

Логическая 1 для элемента ИЛИ-НЕ является активным сигналом: наличие ее на входе элемента однозначно определяет на его выходе логический 0 вне зависимости от сигнала на другом входе. Отсюда следует, что переключающим сигналом для рассматриваемого триггера является логическая 1, а также то, что вход S (установки триггера в состояние Q=1) должен быть связан с элементом, выход которого принят за .

Из сказанного ясно, что для переключения триггера в состояние Q=1 на его входы следует подать комбинацию S=1, R=0, а для переключения в состояние Q=0 — комбинацию S=0,R=1.

Пусть триггер (рис. 2,а) находится в состоянии 0 (Q=0, =1), а на входах действуют сигналы S=0, R=0. Для его переключения в состояние Q=1 подадим на входы комбинацию о S=1, R=0. Тогда на выходе элемента Э2 установится логический 0, на входах элемента Э1 будут одновременно присутствовать, логические 0, и на выходе Q установится логическая 1 — триггер переключается в новое состояние (Q=1, =0). Для его переключения из этого состояния на входы должна поступить комбинация S=0, R=1. После этого на выходе Q будет логический 0, на входах элемента Э2 одновременно окажутся логические 0 и его выход примет потенциал, соответствующий =1, —триггер переключается в состояние Q=0, =1.

Рис.3.

Из изложенного следует, что время переключения триггера (tпер) равно удвоенному времени переключения логического элемента (удвоенному времени задержки — 2tз). Часто, предусматривая запас, принимают tпер=3tз. Для надежного переключения триггера длительность входного переключающего сигнала не должна быть меньше tпер. Условное изображение RS-триггера приведено на рис. 2,б. На рис.3 приведена идеализированная временная диаграмма RS-триггера, на которой время переключения триггера принято равным нулю. Предполагается, что до момента t1 S=0, R=0, а триггер находится в состоянии Q=0. В момент t1 комбинация S=1, R=0 переключает триггер в состояние Q=1. При t=t2 на входах устанавливается сочетание S=0, R=0, при котором состояние триггера сохраняется прежним. Комбинация S=1, R=0, появляющаяся в момент t3, и комбинация S=0, R=0 в момент t4 никаких изменений не вносят, по-прежнему Q=1. Только в момент t5 сочетание S=0, R=1 вызывает переключение триггера в состояние Q=0. Вслед за этим изменение логической переменной на входе R состояния триггера не меняет. Новое переключение происходит в момент t6 при поступлении на входы комбинации S=1, R=0. Заметим, что запрещенное сочетание сигналов S=1, R=1 на диаграмме отсутствует.

Рис.4.

RS -триггер на элементах И-НЕ (рис. 4,а). Для элемента И-НЕ активным сигналом является логический 0: наличие его хотя бы на одном входе обусловливает на выходе логическую 1 независимо от сигналов на других входах. Логическая 1 для такого элемента является пассивным сигналом: с ее поступлением на вход состояние выхода элемента не изменяется. В силу сказанного триггер на элементах И-НЕ переключается логическим 0. На условном изображении такого триггера (рис. 4,б) это отражают инверсными входами.

Нетрудно понять, что для данного триггера комбинация входных сигналов S=0, R=0 является запрещенной, а комбинация S=1, R=1 не меняет его предыдущего состояния.

3 Тактируемые триггеры

На входы логического элемента или устройства сигналы не всегда поступают одновременно, так как перед этим они могут проходить через разное число элементов, не обладающих к тому же одинаковой задержкой. Это явление описывают как состязания или гонки сигналов. В результате в течение некоторого времени на входах создается непредвиденная ситуация: новые значения одних сигналов сочетаются с предыдущими значениями других, что может привести к ложному срабатыванию элемента (устройства). Последствия гонок можно устранить временным стробированием, когда на элемент, кроме информационных сигналов, подаются тактирующие (синхронизирующие) импульсы, к моменту прихода которых информационные сигналы заведомо успевают установиться на входах.

Тактируемый триггер, кроме информационных входов, имеет синхронизирующий (тактирующий, тактовый) вход; сигналы на информационных входах воздействуют на такой триггер только с поступлением сигнала на синхронизирующий вход.

Структуры триггеров

Рис.5.

Тактируемый RS-триггер (рис.5,а). Схема такого триггера (собранного на элементах ИЛИ-НЕ) содержит асинхронный RS-триггер T1 и два конъюнктура входной логики. Последние передают переключающую логическую 1 с информационного S- или R-входа на соответствующие входы Т1 только при наличии на синхронизирующем входе С логической 1. При С=0 информация с S- и R-входов на триггер Т1 не передается.

Рассматриваемый триггер может быть выполнен и на запоминающей ячейке, реализованной на элементах И-НЕ.

Условное изображение тактируемого триггера приведено на рис. 5,б. В тексте тактируемый RS-триггер сокращенно обозначают как RSC-триггер.

Синхронизирующие входы триггера могут быть статическими и динамическими. Статический вход не теряет своего управляющего действия, пока на нем присутствует тактовый (синхро) импульс. Такие входы имеет триггер, изображенный на рис. 5,а. В присутствии тактового импульса эти триггеры будут менять свое состояние при каждой смене комбинаций логических потенциалов на входах S и R. Динамический синхровход воздействует на состояние выходов триггера в момент своего появления (передним фронтом) или окончания (задним фронтом).

Рис.6.

Двухступенчатый тактируемый RS-триггер (рис.6,а). Каждая ступень такого триггера представляет собой тактируемый RS-триггер. При появлении на входе С логической 1 триггер Т1 воспринимает информацию на входах S и R, определяющую его состояние. В это время на С-входе триггера Т2 за счет инвертора — логический 0, и информация с выходов Т1 не воздействует на Т2. В момент окончания действия логической 1 на входе С (С=0) на выходе инвертора появляется логическая 1, разрешающая перезапись в Т2 информации из Т1. Таким образом, в первую ступень информация с входов S и R записывается с поступлением тактового импульса, т. е. по его переднему фронту; состояние первой ступени передается второй с окончанием тактового импульса, т. е. по его срезу. По этому внешнему проявлению тактирующего импульса C-вход описанного триггера можно рассматривать как динамический.

Условное изображение двухступенчатого RS-триггера, в котором переключение выходов второй ступени триггера происходит перепадом входного сигнала из 1 в 0 (перепадом 1 / 0), приведено на рис.6,б. Условное изображение триггера с C-входом, переключающим триггер перепадом 0/1, приведено на рис. 6, в.

Тактируемый (синхронный) триггер обычно имеет дополнительные асинхронные входы, но которым он вне зависимости от сигнала на тактовом входе переключается в состояние 1 (по входу S) или в 0 (по входу R). Такие входы называют не тактируемыми или асинхронными. Логические потенциалы на них воздействуют на запоминающие ячейки триггера непосредственно (для чего эти ячейки триггера выполнены на трехвходовых элементах), минуя входную логику.

Условное изображение двухступенчатого триггера с инверсными асинхронными входами приведено на рис. 7.

Рис.8.

Рис.7.

D -триггер (триггер задержки) – рис. 8 . D-триггер имеет один информационный D-вход и тактовый С-вход. Он состоит из синхронного RSC-триггера, дополненного инвертором. При С=1 потенциал D-входа передается на S-вход триггера T1 (S=D), а на входе R устанавливается потенциал R=: сигналы на входах оказываются взаимно инвертированными. Это приводит к тому, что любой сигнал на входе D создает на S- и R-входах комбинацию (S=1, R=0 или S=0, R=1), способную переключить триггер в состояние Q=S=D. Таким образом, при С=1 D-триггер является повторителем: на выходе Q повторяется потенциал входа D. Однако это повторение начинается только с поступлением тактового импульса на вход С, т. е. с задержкой относительно сменившегося потенциала на D-входе. При С=0 триггер Т1 и D-вход разобщены, поэтому S=0 и триггер хранит информацию, поступившую с D-входа при С = 1. Так как в D - триггере информация поступает по одной линии – на D-вход, то явление гонок не проявляется. Поэтому в быстродействующих цифровых устройствах используют D-триггеры.

Рис.9.

На рис.9 приведены временные диаграммы D-триггера. Выход Q повторяет состояние D-входа с поступлением очередного тактового импульса на вход С, т. е. с задержкой.

D-триггер можно выполнить двухступенчатым. При этом его первая ступень представляет собой одноступенчатый D-триггер, а вторая может быть синхронным RSC-триггером (рис. 10,а). Состояние D-входа передается первой ступени с приходом тактового импульса, т. е. по его переднему фронту; вторая ступень (триггер в целом) принимает состояние первой с окончанием тактового импульса, т. е. по его заднему фронту. Условное изображение двухтактного D-триггера, переключающегося перепадом 1/ 0 приведено на рис. 10,б.

JK - триггер. Такой триггер имеет информационные входы J и К, которые по своему влиянию аналогичны входам S и R тактируемого RSС-триггера: при J=1, K=0 триггер по тактовому импульсу устанавливается в состояние Q=1; при J= 0, К=1– переключается в состояние Q=0, а при J = K= 0 – хранит ранее принятую информацию. Но в отличие от RSС-триггера одновременное присутствие логических 1 на информационных входах не является для JK-триггера запрещенной комбинацией.

Рис.11.

На рис. 6.11,а изображена одна из функциональных схем JK-триггера. Ее отличительной особенностью являются перекрестные связи выходов триггера с входами конъюнкторов входной логики. Благодаря им на эти входы после каждого переключения триггера передаются потенциалы, обратные тем, какие были перед предыдущим переключением, и которые поэтому в состоянии обеспечить новое переключение триггера в противоположное состояние.

Для создания информационных входов J и K элементы Э1 и Э2 входной логики первой ступени выбраны трехвходовыми. Переключение выходов второй ступени триггера происходит перепадом 1/0 на C-входе.

При J=K=0 на входах элементов Э1 и Э2 устанавливаются логические 0, которые для триггеров с прямыми входами являются пассивными сигналами - триггер Т1 и, следовательно, JK-триггер в целом сохраняют прежнее состояние. Чтобы на выходе элемента Э1 появилась логическая 1 (которой триггер Т1 может переключаться в состояние Р= 1), на его входах необходимо присутствие сигналов J =1, С=1, а также логической 1 с выхода  . Аналогично, логическая 1 будет на выходе элемента Э2, когда K=1, С=1 и Q=1. Таким образом, комбинация J=1, К=0 обеспечивает по тактовому импульсу переключение JK-триггера в целом в состояние Q=1, а комбинация J=0, K=1— в состояние Q=0.

На рис.11,б приведено изображение JK- триггера с тремя объединенными конъюнкцией входами J, с тремя объединенными конъюнкцией входами K и с входами S и R асинхронной установки. На рис. 11,в показана реализация D-триггера на базе JK-триггера.

Рис.12.

Счетные триггеры

Счетный триггер (Т-триггер) отличается тем, что он переключается с поступлением каждого импульса на тактовом входе, называемом в таком триггере счетным. Счетный триггер можно реализовать на базе JK-триггера. Логическая 1 на одном из входов элемента И не определяет потенциал на его выходе, поэтому сочетание J=K=1 не влияет на входную логику первой ступени триггера. Теперь она получает информацию только с выходов триггера (рис.11,а), которая устанавливает ее в положение, когда с приходом счетного импульса начнется очередное переключение - JK-триггер работает в счетном режиме. Реализация счетного режима на JK- триггере приведена на рис 12,а.

Счетный триггер просто реализуется и на D-триггере (рис. 12, б). Если после каждого переключения обеспечить автоматическую смену уровня потенциала на D-входе, то с каждым импульсом на C-входе триггер будет менять свое состояние. Указанная смена потенциала будет осуществляться, если D-вход соединить с выходом . Вторая перекрестная связь (аналогичная связи в JK- триггере) обеспечивается за счет соединения D-входа с R-входом запоминающей ячейки триггера через инвертор (см.рис.8).


Триггер Шмитта

Рис.13.

Этот триггер (рис. 13,a) стоит особняком в семействе триггеров: он имеет один вход, один выход и не обладает свойствами запоминающего элемента. Триггер содержит два инвертора, охваченных положительной обратной связью, за счет чего выход схемы может изменять свое состояние лавинообразно.

На выходе инвертора потенциал с лог. 0 на лог. 1 изменяется при большем входном напряжении, чем при изменении с лог.1 на лог. 0. Поэтому схема (рис.13,а) обладает гистерезисом (рис. 13,б). Это позволяет использовать ее в качестве формирователя прямоугольных импульсов из входного напряжения, в частности, из синусоидального.

Условное изображение триггера Шмитта приведено на рис. 13,в.

  1.  Преобразовать число 11510 > в число Х16

2.   11510 = 161*7+160*3=7316

3. C изпользование ассемблера МСS51 записать программу реализующую функцию

Z=(2 XRL X+20)/Y

ORG 00h

JMP m1

ORG 20h

M1: MOV A,P3

XRL A, #2

ADD A,#20

MOV B, P1

DIV AB

MOV P2, A

END

Вариант 5

  1.  Микросхемы постоянных запоминающих устройств. Классификация. Основные параметры. Линии управления и чтения данных.

1.  Постоянные запоминающие устройства (ПЗУ)

Постоянное запоминающее устройство (ПЗУ) — энергонезависимая память, используется для хранения массива неизменяемых данных.

По типу исполнения

1.Массив данных совмещён с устройством выборки (считывающим устройством), в этом случае массив данных часто в разговоре называется «прошивка»:

-микросхема ПЗУ;

-Один из внутренних ресурсов однокристальной микроЭВМ (микроконтроллера), как правило FlashROM.

2.Массив данных существует самостоятельно:

-Компакт-диск;

-перфокарта;

-перфолента;

-монтажные «1» и монтажные «0».

По разновидностям микросхем ПЗУ

По технологии изготовления кристалла:

ROM — (англ. read-only memory, постоянное запоминающее устройство), масочное ПЗУ, изготавливается фабричным методом. В дальнейшем нет возможности изменить записанные данные.

PROM — (англ. programmable read-only memory, программируемое ПЗУ (ППЗУ)) — ПЗУ, однократно «прошиваемое» пользователем.

EPROM — (англ. erasable programmable read-only memory, перепрограммируемое ПЗУ (ПППЗУ)).

EEPROM — (англ. electrically erasable programmable read-only memory, электрически стираемое перепрограммируемое ПЗУ). Память такого типа может стираться и заполняться данными несколько десятков тысяч раз. Используется в твердотельных накопителях. Одной из разновидностей EEPROM является флеш-память (англ. flash memory).

NVRAM, non-volatile memory — «неразрушающаяся» память, строго говоря, не является ПЗУ. Это ОЗУ небольшого объёма, совмещённое с первичным источником электропитания. В СССР такие устройства часто назывались «Dallas» по имени фирмы, выпустившей их на рынок. В NVRAM современных ЭВМ батарейка уже конструктивно не связана с ОЗУ и может быть заменена.

По виду доступа:

С параллельным доступом (parallel mode или random access): такое ПЗУ может быть доступно в системе в адресном пространстве ОЗУ. Например, К573РФ5;

С последовательным доступом: такие ПЗУ часто используются для однократной загрузки констант или прошивки в процессор или ПЛИС, используются для хранения настроек каналов телевизора, и др. Например, 93С46, AT17LV512A.

По способу программирования микросхем (записи в них прошивки):

Непрограммируемые ПЗУ;

ПЗУ, программируемые только с помощью специального устройства — программатора ПЗУ (как однократно, так и многократно прошиваемые). Использование программатора необходимо, в частности, для подачи нестандартных и относительно высоких напряжений (до +/- 27 В) на специальные выводы.

Внутрисхемно (пере)программируемые ПЗУ (ISP, in-system programming) — такие микросхемы имеют внутри генератор всех необходимых высоких напряжений, и могут быть перепрошиты без программатора и даже без выпайки из печатной платы, программным способом

Рисунок 1. Схема постоянного запоминающего устройства (ПЗУ) ROM, построенная на мультиплексоре.

В этой схеме построено постоянное запоминающее устройство на восемь одноразрядных ячеек. Запоминание конкретного бита в одноразрядную ячейку производится запайкой провода к источнику питания (запись единицы) или запайкой провода к корпусу (запись нуля). На принципиальных схемах такое устройство обозначается как показано на рисунке 2.

Рисунок 2. Обозначение постоянного запоминающего устройства на принципиальных схемах.

Для того, чтобы увеличить разрядность ячейки памяти ПЗУ эти микросхемы можно соединять параллельно (выходы и записанная информация естественно остаются независимыми). Схема параллельного соединения одноразрядных ПЗУ приведена на рисунке 3.

Рисунок 3. Схема многоразрядного ПЗУ (ROM).

В реальных ПЗУ запись информации производится при помощи последней операции производства микросхемы - металлизации. Металлизация производится при помощи маски, поэтому такие ПЗУ получили название масочных ПЗУ. Еще одно отличие реальных микросхем от упрощенной модели, приведенной выше - это использование кроме мультиплексора еще и демультиплексора. Такое решение позволяет превратить одномерную запоминающую структуру в двухмерную и, тем самым, существенно сократить объем схемы дешифратора, необходимого для работы схемы ПЗУ. Эта ситуация иллюстрируется следующим рисунком:

 

Рисунок 4. Схема масочного постоянного запоминающего устройства (ROM).

Масочные ПЗУ изображаются на принципиальных схемах как показано на рисунке 5. Адреса ячеек памяти в этой микросхеме подаются на выводы A0 ... A9. Микросхема выбирается сигналом CS. При помощи этого сигнала можно наращивать объем ПЗУ (пример использования сигнала CS приведён при обсуждении ОЗУ). Чтение микросхемы производится сигналом RD.

Рисунок 5. Условно-графическое обозначение масочного ПЗУ (ROM) на принципиальных схемах.

Программирование масочного ПЗУ производится на заводе изготовителе, что очень неудобно для мелких и средних серий производства, не говоря уже о стадии разработки устройства. Естественно, что для крупносерийного производства масочные ПЗУ являются самым дешевым видом ПЗУ, и поэтому широко применяются в настоящее время. Для мелких и средних серий производства радиоаппаратуры были разработаны микросхемы, которые можно программировать в специальных устройствах - программаторах. В этих ПЗУ постоянное соединение проводников в запоминающей матрице заменяется плавкими перемычками, изготовленными из поликристаллического кремния. При производстве ПЗУ изготавливаются все перемычки, что эквивалентно записи во все ячейки памяти ПЗУ логических единиц. В процессе программирования ПЗУ на выводы питания и выходы микросхемы подаётся повышенное питание. При этом, если на выход ПЗУ подаётся напряжение питания (логическая единица), то через перемычку ток протекать не будет и перемычка останется неповрежденной. Если же на выход ПЗУ подать низкий уровень напряжения (присоединить к корпусу), то через перемычку запоминающей матрицы будет протекать ток, который испарит ее и при последующем считывании информации из этой ячейки ПЗУ будет считываться логический ноль.

Такие микросхемы называются программируемыми ПЗУ (ППЗУ) или PROM и изображаются на принципиальных схемах как показано на рисунке 6. В качестве примера ППЗУ можно назвать микросхемы 155РЕ3, 556РТ4, 556РТ8 и другие.

Рисунок 6. Условно-графическое обозначение программируемого постоянного запоминающего устройства (PROM) на принципиальных схемах.

Программируемые ПЗУ оказались очень удобны при мелкосерийном и среднесерийном производстве. Однако при разработке радиоэлектронных устройств часто приходится менять записываемую в ПЗУ программу. ППЗУ при этом невозможно использовать повторно, поэтому раз записанное ПЗУ при ошибочной или промежуточной программе приходится выкидывать, что естественно повышает стоимость разработки аппаратуры. Для устранения этого недостатка был разработан еще один вид ПЗУ, который мог бы стираться и программироваться заново.

ПЗУ с ультрафиолетовым стиранием строится на основе запоминающей матрицы построенной на ячейках памяти, внутреннее устройство которой приведено на следующем рисунке:

Рисунок 7. Запоминающая ячейка ПЗУ с ультрафиолетовым и электрическим стиранием.

Ячейка представляет собой МОП транзистор, в котором затвор выполняется из поликристаллического кремния. Затем в процессе изготовления микросхемы этот затвор окисляется и в результате он будет окружен оксидом кремния - диэлектриком с прекрасными изолирующими свойствами. В описанной ячейке при полностью стертом ПЗУ, заряда в плавающем затворе нет, и поэтому транзистор ток не проводит. При программировании ПЗУ, на второй затвор, находящийся над плавающим затвором, подаётся высокое напряжение и в плавающий затвор за счет туннельного эффекта индуцируются заряды. После снятия программирующего напряжения индуцированный заряд остаётся на плавающем затворе, и, следовательно, транзистор остаётся в проводящем состоянии. Заряд на плавающем затворе подобной ячейки может храниться десятки лет.

Структурная схема описанного постоянного запоминающего устройства не отличается от описанного ранее масочного ПЗУ. Единственное отличие - вместо плавкой перемычки используется описанная выше ячейка. Такой вид ПЗУ называется репрограммируемыми постоянными запоминающими устройствами (РПЗУ) или EPROM. В РПЗУ стирание ранее записанной информации осуществляется ультрафиолетовым излучением. Для того, чтобы этот свет мог беспрепятственно проходить к полупроводниковому кристаллу, в корпус микросхемы ПЗУ встраивается окошко из кварцевого стекла.

При облучении микросхемы РПЗУ, изолирующие свойства оксида кремния теряются, накопленный заряд из плавающего затвора стекает в объем полупроводника, и транзистор запоминающей ячейки переходит в закрытое состояние. Время стирания микросхемы РПЗУ колеблется в пределах 10 - 30 минут.

Количество циклов записи - стирания микросхем EPROM находится в диапазоне от 10 до 100 раз, после чего микросхема РПЗУ выходит из строя. Это связано с разрушающим воздействием ультрафиолетового излучения на оксид кремния. В качестве примера микросхем EPROM можно назвать микросхемы 573 серии российского производства, микросхемы серий 27сXXX зарубежного производства. В РПЗУ чаще всего хранятся программы BIOS универсальных компьютеров. РПЗУ изображаются на принципиальных схемах как показано на рисунке 8.

Рисунок 8. Условно-графическое обозначение РПЗУ (EPROM) на принципиальных схемах.

Так так корпуса с кварцевым окошком очень дороги, а также малое количество циклов записи - стирания привели к поиску способов стирания информации из РПЗУ электрическим способом. На этом пути встретилось много трудностей, которые к настоящему времени практически решены. Сейчас достаточно широко распространены микросхемы с электрическим стиранием информации. В качестве запоминающей ячейки в них используются такие же ячейки как и в РПЗУ, но они стираются электрическим потенциалом, поэтому количество циклов записи - стирания для этих микросхем достигает 1000000 раз. Время стирания ячейки памяти в таких ПЗУ уменьшается до 10 мс. Схема управления для электрически стираемых программируемых ПЗУ получилась сложная, поэтому наметилось два направления развития этих микросхем:

ЕСППЗУ (EEPROM) - электрически стираемое программируемое постоянное запоминающее устройство

FLASH-ПЗУ

Электрически стираемые ППЗУ (EEPROM) дороже и меньше по объему, но зато позволяют перезаписывать каждую ячейку памяти отдельно. В результате эти микросхемы обладают максимальным количеством циклов записи - стирания. Область применения электрически стираемых ПЗУ - хранение данных, которые не должны стираться при выключении питания. К таким микросхемам относятся отечественные микросхемы 573РР3, 558РР3 и зарубежные микросхемы EEPROM серии 28cXX.  Электрически стираемые ПЗУ обозначаются на принципиальных схемах как показано на рисунке 9.

Рисунок 9. Условно-графическое обозначение электрически стираемого постоянного запоминающего устройства (EEPROM) на принципиальных схемах.

В последнее время наметилась тенденция уменьшения габаритов ЭСППЗУ за счет уменьшения количества внешних выводов микросхем. Для этого адрес и данные передаются в микросхему и из микросхемы через последовательный порт. При этом используются два вида последовательных портов - SPI порт и I2C порт (микросхемы 93сXX и 24cXX серий соответственно). Зарубежной серии 24cXX соответствует отечественная серия микросхем 558РРX.

FLASH - ПЗУ отличаются от ЭСППЗУ тем, что стирание производится не каждой ячейки отдельно, а всей микросхемы в целом или блока запоминающей матрицы этой микросхемы, как это делалось в РПЗУ.

Рисунок 10. Условно-графическое обозначение FLASH памяти на принципиальных схемах.

При обращении к постоянному запоминающему устройству сначала необходимо выставить адрес ячейки памяти на шине адреса, а затем произвести операцию чтения из микросхемы. Эта временная диаграмма приведена на рисунке 11.

Рисунок 11. Временные диаграммы сигналов чтения информации из ПЗУ.

На рисунке 11 стрелочками показана последовательность, в которой должны формироваться управляющие сигналы. На этом рисунке RD - это сигнал чтения, A - сигналы выбора адреса ячейки (так как отдельные биты в шине адреса могут принимать разные значения, то показаны пути перехода как в единичное, так и в нулевое состояние), D - выходная информация, считанная из выбранной ячейки ПЗУ.

  1.  Преобразовать число 110110 > в число Х16

2.   110110 = 162*4+161*4+160*13(D)=44D16

3. C изпользование ассемблера МСS51 записать программу реализующую функцию

Z=(130 XRL X˅Y+1)/3

ORG 00h

JMP m1

ORG 20h

M1: MOV A,P3

XRL A, #130

ORL A, P1

MOV B,#3

DIV AB

MOV P2, A

END

Вариант 4

1. Регистры. Классификация. Условные графические обозначения. Свойства регистров основных групп классификации.

1.Общие сведения

Регистр предназначен для хранения многоразрядных двоичных чисел (слов). Поэтому его основу составляют запоминающие элементы – триггеры. В каждом из них хранится цифра разряда числа.

Кроме хранения, регистр может осуществлять сдвиг принятого слова, преобразование параллельного кода в последовательный и наоборот, преобразование кода из прямого в обратный (когда единицы заменяются нулями, а нули – единицами) и наоборот, и не-которые арифметические и логические операции.

В соответствии со способом ввода и вывода разрядов числа различают регистры параллельные, последовательные и комбиниро-ванные.

В параллельном регистре (регистре памяти) ввод и вывод слова осуществляется в параллельной форме – одновременно всех раз-рядов, в последовательном (сдвиговом) регистре разряды числа вводятся и выводятся последовательно, в комбинированном реги-стре ввод числа осуществляется в параллельной форме, а вывод в последовательной или наоборот.

 

Параллельный регистр

Рис 8.2 а.

Рис 8.2 б.

На рис.8.2,а приведена функциональная схема параллельного регистра (регистра памяти) на RS-триггерах при однофазном способе приема числа xn ….x2, x1.

Так как сигналы, поступающие только на входы S, не могут установить соответствующие триггеры в состояния 0 (из-за чего число будет записано с ошибкой), то перед приемом числа все триггеры регистра обнуляются. Для этого на линию “0” подает-ся логическая 1. Подготовка к приему новой информации составляет первый такт.

Во втором такте по сигналу 1 на линии “П” (“Прием”) двоичное число всеми разрядами одновременно (параллельно) через конъюнкторы записывается в разряды регистра. Выдача числа в прямом коде осуществляется по сигналу лог. 1 на линии Впр, а в обратном – по сигналу лог.1 на линии Вобр.

Ввод информации в рассматриваемом регистре может осуществляться и парафазным способом, когда i-ый разряд числа на вход S поступает непосредственно, а на R-вход – через инвертор. Этим исключается необходимость предварительной установки триггеров в 0, так как теперь его состояние целиком определяется сигналами на S- и R-входах, т. е. цифрой в разряде кода. Такая запись числа осуществляется в один такт и производится намного быстрее, чем двухтактная.

Параллельный регистр может быть реализован и на других типах триггеров, имеющих информационные входы.

Условное изображение параллельного четырехразрядного регистра приведено на рис.8.2,б, где Q1...Q4 – выходы разрядов регистра, D1...D4 – входы, с которых в регистр одновременно записываются все разряды заносимого слова при поступлении импульса разрешения на С-вход

Последовательный регистр

Рис 8.3.

В последовательных регистрах число вводится и выводится последовательно разряд за разрядом. Разряды такого регистра соединены последовательно. Каждый разряд выдает информацию в следующий и одновременно принимает новую информацию из предыдущего. Для этого каждый разряд должен иметь два запоминающих элемента. В первый передается информация из предыдущего разряда, одновременно второй запоминающий элемент передает свою информацию в последующий разряд; затем информация, принятая первым запоминающим элементом, передается во второй, а первый освобождается для приема новой информации.

Двухступенчатый триггер (например, JK-триггер, D-триггер) представляет совокупность двух запоминающих элементов, поэтому он один может составлять разряд последовательного регистра.

Если в цепи таких триггеров выходы одного триггера соединить с входами другого, то по фронту тактового импульса во вход-ную ступень каждого триггера будет заноситься информация из выходной ступени предыдущего триггера, а по спаду импульса она

будет переписываться в выходную ступень. Теперь (по фронту следующего тактового импульса) во входной ступени триггера информация может быть заменена новой (из предыдущего триггера) без опасения, что предыдущая будет потеряна.

Функциональная схема последовательного регистра приведена на рис.8.3, где, к примеру, левый триггер предназначен для хранения старшего разряда числа, а правый – для хранения младшего разряда. Разряды двоичного числа (высокие и низкие потенциалы), начиная с его младшего разряда, последовательно поступают на входы старшего разряда регистра. Поступление разрядов числа чередуется с поступлением импульсов сдвига, которыми вводимые разряды продвигаются вдоль регистра, пока младший разряд n-разрядного числа не окажется в младшем разряде регистра.

Для выдачи записанного числа в последовательной форме надо на входы старшего разряда регистра подать хi=0, xi=1, а на ли-нию импульсов сдвига – n импульсов. Первый импульс выдвинет из младшего разряда регистра младший разряд числа, на его ме-сто передвинется второй разряд числа и т. д. – все число сдвинется вдоль регистра на один разряд. Одновременно с входов в старший разряд регистра будет записан 0. Второй импульс сдвига выдвинет из регистра второй разряд числа и продвинет 0 из старшего разряда регистра в соседний, более младший и т.д. После n импульсов сдвига число будет полностью выведено из регистра, в разряды которого окажутся записанными нули. В соответствии с механизмом перемещения разрядов числа вдоль регистра последовательный регистр называют сдвигающим (сдвиговым). Он может быть однонаправленным (для сдвига числа в сторону младшего разряда – правый сдвиг, в сторону старшего разряда – левый сдвиг), а также реверсивным, обеспечивающим сдвиг в обе стороны.

Схема реверсивного сдвигового регистра изображена на рис.8.4. При V=1 верхний ряд конъюнкторов заблокирован и в регистр сдвиговыми импульсами могут вдвигаться разряды слова слева направо с входа D1. При V=0 блокируется нижний ряд конъюнкто-ров и слово может вдвигаться в регистр с входа D2 справа налево.

Параллельно-последовательный регистр

Рис 8.4

Рис 8.5

Параллельно-последовательные регистры используются, в частности, для преобразования параллельной формы кода в последовательную и наоборот. Для решения первой задачи регистр, выполненный по схеме рис. 8.3, должен иметь триггеры с нетактируемыми входами S и R для записи слова в параллельном коде. С подачей импульсов сдвига этот код разряд за разрядом будет появляться на выходе триггера младшего разряда. При решении второй задачи число вводится в регистр последовательно разряд за разрядом, а снимается одновременно с выходов всех триггеров.

Если выходы последнего триггера (см. рис. 8.3) соединить с входами первого, то получится кольцевой регистр сдвига. Записанная в его разряды информация под воздействием сдвигающих импульсов будет циркулировать по замкнутому кольцу. Кольцевой регистр иначе называют кольцевым счетчиком. Его коэффициент пересчета равен числу разрядов n: единица, записанная в один из разрядов, периодически появляется в нем после того, как пройдут n сдвигающих импульсов.

Приведем еще одно применение регистра. Пусть в регистр (см., например, рис. 8.3) записано число так, что его крайние разряды свободны от разрядов числа. При этом сдвиг числа влево (в сторону старших разрядов) увеличивает число вдвое, а сдвиг вправо уменьшает число в два раза. Это легко проследить на примере. Число 00111002 = 2810. При сдвиге влево оно будет равно 01110002=5610, а при сдвиге вправо составит 00011102 =1410.

Промышленность выпускает многие типы регистров в интегральном исполнении.

На рис. 8.4 приведено условное изображение 4-х разрядного параллельно-последовательного регистра со сдвигом вправо. Выбор режима (последовательный или параллельный ввод числа) определяется сигналом на входе V2: при логическом 0 регистр работает как сдвигающий, а при логической 1 - как параллельный. Через вход VI в первый разряд регистра последовательно вводятся разряды двоичного числа. Синхроимпульсы, поступающие на вход С1, обеспечивают их сдвиг. По входам D1...D4 в регистр может быть занесено двоичное число в параллельной форме всеми разрядами одновременно. Его запись происходит с поступлением синхро-импульса на вход С2.

В условных обозначениях регистров со сдвигом влево стрелка обращена в сторону, противоположную изображенной на рис. 8.4, а в реверсивных сдвигающих регистрах она показывается двунаправленной.

На рис. 8.5 показано наращивание разрядов последовательно-параллельного регистра (с последовательным вводом и параллельным выводом числа). По каждому импульсу на входе С разряды вводимого слова с входа D вдвигаются в регистр. С выхода последнего разряда (Q4) предыдущего регистра разряд слова поступает на вход D последующего регистра, составляющих как бы непрерывную цепочку последовательно включенных триггеров.

2. Преобразовать число 11012 > в число Х10

2. 11012 = 1*23+1*22+0*21+1*20=8*100+4*100+1*100=1*101+3*100=1310

3. C изпользование ассемблера МСS51 записать программу реализующую функцию

Z=((100+Х)/10-60Y

ORG 00h

JMP m1

ORG 20h

M1: MOV A,P3

ADD A, #100

MOV B, #10

DIV AB

SUB A, #60

ANL A, P1

MOV P2, A

END

Вариант 9

1. Предельные ресурсы 8-разрядных микропроцессоров.

2. Преобразовать число 11В > в число Х16

2. 11B = 112=1*21+1*20=3*160=316

3. C изпользование ассемблера МСS51 записать программу реализующую функцию

Z=(2˅20˄30 XRL X+1)*Y

ORG 00h

JMP m1

ORG 20h

M1: MOV A,2

ORL A,#20

ANL A,#30

XRL A,P3

INC A

MOV B, P2

MUL AB

MOV P2, A

END


 

А также другие работы, которые могут Вас заинтересовать

48794. Великое изобретение российского учёного А. С. Попова 1.45 MB
  МАЙКЛ ФАРАДЕЙ 1 Кем был МАЙКЛ ФАРАДЕЙ 2 Кто помог ему стать ученым и как он делал его 3 Что сделало M. Фарадей обнаруживает 4 Почему его открытие было так важно МАЙКЛ ФАРАДЕЙ 17911867 великий английский экспериментальный физик родился в семье кузнеца. Занимая время от его работы ФАРАДЕЙ сумел прочитать некоторые книги проходящие через его руки и стал очень заинтересованным наукой. В 18141815 путешествиях с Дэйви на континенте ФАРАДЕЙ видел и слышал многих известных континентальных ученых.