35837

Реализация переключательных функций на логических элементах

Контрольная

Коммуникация, связь, радиоэлектроника и цифровые приборы

В нашем примере нужен элемент ИЛИ с двумя входами 2 элемента И с двумя входами каждый рисунок 1. Рисунок 1. 3 Конъюнкции образованные одной переменной отсутствуют поэтому данное выражение является исходным для реализации схемы рисунок 2. Рисунок 2 – Реализация ПФ 3.

Русский

2013-09-20

794.5 KB

51 чел.

4.13 Реализация переключательных функций на логических элементах

Для синтеза электрической схемы для реализации ПФ по выражению для МДНФ с использованием логических элементов необходимо:

1) выбрать элементную базу;

2) определить необходимое число логических элементов;

3) определить необходимые электрические соединения;

4) проверить допустимую гальваническую нагрузку на выход каждого элемента (согласование по токовой и по емкостной нагрузке);

5) разработать электрическую принципиальную схему.

При синтезе ПФ на универсальных лабораторных стендах можно использовать элементы И, ИЛИ, И-НЕ, И-ИЛИ-НЕ.

Рассмотрим варианты реализации ПФ, заданной выражением (1):

.   (1)

Реализуем ПФ на элементах И и ИЛИ. Для реализации ПФ на элементах И и ИЛИ нужно определить число входов элемента ИЛИ, а также сколько элементов И с требуемым числом входов нужно использовать.

Число входов элемента ИЛИ равняется числу конъюнкций в выражении для ПФ. Число элементов И равняется числу конъюнкций, состоящих из более чем одного аргумента. Число входов каждого из элементов И определяется числом аргументов в конъюнкции, реализуемой этим элементом. В нашем примере нужен элемент ИЛИ с двумя входами, 2 элемента И с двумя входами каждый (рисунок 1).

Рисунок 1. –  Реализация ПФ (1) на элементах И и ИЛИ

Данный способ реализации неудобен, т. к. для реализации ПФ необходимы различные логические элементы, не образующие универсальный базис, а элементы ИЛИ с большим числом входов не выпускаются. Такой способ построения схемы реализован в микросхемах ПЛМ.

При использовании универсального базиса И-НЕ необходимо перейти от задания ПФ при помощи МДНФ к заданию ПФ в базисе Шеффера. Для этого используется следующая последовательность действий:

- в выражении для МДНФ все конъюнкции заключаются в скобки;

- все операции конъюнкции и дизъюнкции заменяются на штрих Шеффера (И-НЕ);

- если конъюнкция образована только одной переменной, то эта переменная подвергается инверсии.

Проиллюстрируем эту последовательность действий примером, взяв за основу выражение (1):

,   (2)

.    (3 )

Конъюнкции, образованные одной переменной, отсутствуют, поэтому данное выражение является исходным для реализации схемы (рисунок 2).

Рисунок 2 –  Реализация ПФ (3.3) на элементах И-НЕ

Для реализации ПФ на элементах И-НЕ нужно определить, сколько элементов И-НЕ с требуемым числом входов нужно использовать. При этом схема будет состоять из двух ступеней.

На первой ступени располагаются элементы И-НЕ, реализующие слагаемые дизъюнкции, число этих элементов равняется числу дизъюнктивных слагаемых, состоящих более чем из одного аргумента. Число входов каждого из элементов И-НЕ определяется числом аргументов в дизъюнктивном слагаемом, реализуемым этим элементом.

На второй ступени располагается элемент И-НЕ, реализующий на своем выходе значение ПФ. Число его входов равняется числу дизъюнктивных слагаемых.

В нашем примере для реализации 1-й ступени нужны 2 элемента
И-НЕ с двумя входами каждый, для реализации 2-й ступени нужен 1 элемент И-НЕ с двумя входами (см. рисунок  2).

Пусть выражение для МДНФ ПФ y имеет вид:

.     (4)

Перейдем к базису Шеффера:

,   (5)

.  (6)

В нашем примере для реализации 1-й ступени нужен 1 элемент И-НЕ с тремя входами, для реализации 2-й ступени нужен 1 элемент И-НЕ с двумя входами (рисунок 3 ).

Рисунок 3.  –  Реализация ПФ (5) на элементах И-НЕ

ПФ можно реализовать в базисе И-ИЛИ-НЕ. Задача синтеза переключательной функции f (Xn – 1, Xn – 2, …, X1, X0) n аргументов Xn – 1, … , X1, X0 на основе логических элементах типа И-ИЛИ-НЕ сводится к поиску минимальной дизъюнктивной нормальной формы функции (Xn – 1,
Xn – 2,…, X1, X0), инверсной по отношению к заданной функции. Основанием для этого служит формула двойного отрицания:

.  (7)

Из (7) следует, что математическое выражение для функции f можно представить как инверсию выражения для .

Последовательность синтеза с применением карт Вейча следующая.

Заполняется карта Вейча или карта Карно для функции f. Далее заполняется карта Вейча или карта Карно для функции  следующим образом:

- если в клетке карты Вейча для функции f записана «1», то в аналогичной клетке карты для  нужно записать «0»;

- если в клетке карты Вейча для функции f записан «0», то в аналогичной клетке карты для  нужно записать «1»;

- если в клетке карты Вейча для функции f записан «прочерк» (ПФ не определена), то нужно записать «прочерк».

Для функции  по карте Вейча или карте Карно найти минимальную дизъюнктивную нормальную форму (МДНФ).

Проинвертировать левую и правую части выражения для , поставив знак инверсии над  и над выражением для МДНФ.

В соответствии с формулой двойного отрицания заменить  на f.

Рассмотрим пример.

Синтезировать на элементах И-ИЛИ-НЕ не полностью определенную переключательную функцию f четырех аргументов, заданную МДНФ для переключательной функции  :

.     (8)

Проинвертируем левую и правую части выражения для , поставив знак инверсии над  и над выражением для МДНФ:

.      (9)

Схема реализации переключательной функции f на элементе
И-ИЛИ-НЕ универсального лабораторного стенда УМ 11 изображена на рисунке  4.

Рисунок 4. –  Реализация ПФ (8) на элементе 3-2И-3И-ИЛИ-НЕ


4.14 Реализация переключательных функций
на мультиплексорах
и ДЕШИФРАТОРАХ

Пусть требуется реализовать ПФ, зависящую от двух переменных и представленную таблицей истинности (таблица 1).

Таблица 1

№ набора

X1

X0

y

0

0

0

1

1

0

1

0

2

1

0

0

3

1

1

1

В общем случае можно сформулировать следующее правило: если количество логических переменных n, от которых зависит реализуемая ПФ, совпадает с разрядностью адресной части мультиплексора, то эти переменные подаются на адресные входы мультиплексора (старшая переменная – на старший адресный вход), а на информационные входы мультиплексора с четырьмя входами – константы 0 и 1 в соответствии с таблицей истинности реализуемой ПФ (рисунок 1).

Рисунок 1. –  Реализация ПФ yMS на мультиплексоре

Попробуем реализовать теперь ПФ, зависящую от трех переменных (см. таблицу 2), на том же мультиплексоре с четырьмя входами.

Для общего случая можно сформулировать следующее правило: если количество логических переменных n, от которых зависит реализуемая ПФ, на единицу больше разрядности адресной части мультиплексора, то данную ПФ можно реализовать на мультиплексоре с четырьмя входами и одном инверторе.

Таблица 2

№ набора

X2

X1

X0

y

0

0

0

0

0

1

0

0

1

1

2

0

1

0

0

3

0

1

1

0

4

1

0

0

1

5

1

0

1

0

6

1

1

0

1

7

1

1

1

1

Если в таблице 2 выделить четыре группы по две строки в каждой и отделить переменную Х0 от Х2 и Х1 , то получим таблицу 3 (где выделения сделаны двойной линией).

Таблица 3.3

№ набора

X2

X1

X0

y

y = f(Х0) y =

0

0

0

0

0

X0

0

0

1

1

1

0

1

0

0

0

0

1

1

0

2

1

0

0

1

1

0

1

0

3

1

1

0

1

1

1

1

1

1

Из таблицы  3 видно, что переменные Х2 и Х1 образуют четыре набора, на каждом из которых функция y зависит только от одной переменной Х0, причем значения y = f(Х0) легко выявляются из этой таблицы.

Рисунок  2. – Реализация ПФ 3 аргументов на мультиплексоре с четырьмя входами

Для реализации ПФ на дешифраторе используется свойство дешифратора с n адресными входами, согласно которому каждый из его m = 2n  выходов реализует инвертированную конституенту «1» для каждого из m наборов аргументов (сигналов на адресных входах).

Пусть требуется реализовать ПФ, зависящую от трех переменных и представленную картой Вейча (см. рис. 1.5).

Рис. 1.5 Задание ПФ y картой Вейча

Эту функцию можно представить в СДНФ (1.7), в базисе И-НЕ (1.8), и в СКНФ (1.9), в базисе ИЛИ-НЕ (1.10):

 (1.7)

  (1.8)

 (1.9)

(1.10)

Поскольку в полном дешифраторе реализуются все конституенты, то для получения ПФ достаточно добавить к нему один логический элемент. Итак, для реализации ПФ по уравнению (1.7) требуется дешифратор с активной единицей выхода и четырехвходовый элемент ИЛИ (рис. 1.6); по уравнению (1.8) требуется дешифратор с активным нулем выхода и четырехвходовый элемент  И-НЕ       (рис. 1.7,); по уравнению (1.9) - дешифратор с активным нулем выхода и четырехвходовый элемент И (рис. 1.7) и по уравнению (1.10) - дешифратор с активной единицей выхода и четырехвходовый элемент ИЛИ-НЕ (рис. 1.8).

Из рассмотренного примера следует, что для реализации произвольной ПФ, зависящей от n переменных, требуются две ИС: дешифратор «1 из 2n» и логический элемент с числом входов не более 2n - 1.

Рис. 1.6.  Реализация ПФ по (1.7)                  Рис. 1.7.  Реализация ПФ по (1.8)

Рис. 1.8.  Реализация ПФ по (1.9)                Рис. 1.9.  Реализация ПФ по (1.10)


4.15 Счетчики на
D- и JK-триггерах

Синтезировать 2-разрядный суммирующий счетчик на ИМС К155ТВ1 и вычитающий счетчик на ИМС К155ТМ2

Решение. Количество разрядов счетчика определяет количество задействованных триггеров. Микросхема К155ТВ1 содержит в своем корпусе 1         JK-триггер, т. е. понадобится 2 ИМС, микросхема К155ТМ2 содержит 2            D-триггера, т.е. понадобится 1 ИМС.

Синтезируем суммирующий счетчик на ИМС К155ТВ1 (рисунок 4.9), временные диаграммы работы приведены на рисунке 4.10.

Рисунок 4.9 –  Суммирующий счетчик на ИМС К155ТВ1

Рисунок 4.10 –  Временные диаграммы работы суммирующего счетчика

на ИМС К155ТВ1

На рисунке 4.10 и рисунке 4.12 вертикальными пунктирными линиями отмечены моменты прихода фронтов синхроимпульсов C. Направленные дуги указывают, какой фронт сигнала вызывает переключение триггера, nT обозначает количество периодов следования синхроимпульсов (n = 0, 1, 2, ...).

Поясним работу схемы. JK-триггеры функционируют в счетном режиме, т.е. изменяют свое состояние на противоположное при приходе отрицательного фронта на вход С.  Пусть первоначально триггеры сброшены (состояние 0 счетчика), тогда первый задний фронт сигнала С переключит триггер DD1 в «1» (состояние 1 счетчика), но триггер DD2 не переключится до тех пор, пока на его вход C не придет отрицательный фронт, а это случится только тогда, когда DD1 переключится в «0» (состояние 2 счетчика). При приходе следующего заднего фронта сигнала С триггер DD1 переключится в «1» (состояние 3 счетчика), а с приходом следующего заднего фронта сигнала С переключатся оба триггера, при этом переключение триггера DD1 из «1» в «0» вызовет переключение триггера DD2.

Синтезируем вычитающий счетчик на ИМС К155ТМ2 (рисунок 4.11), временные диаграммы работы приведены на рисунке 4.12.

Рисунок 4.11 – Вычитающий счетчик на ИМС К155ТМ2

Поясним работу схемы. Инверсный выход D-триггеров соединен с входом D, поэтому триггеры изменяют свое состояние на противоположное при приходе положительного фронта на вход С.  Пусть первоначально триггеры сброшены (состояние 0 счетчика), тогда первый передний фронт сигнала С переключит триггер DD1 в «1», а передний фронт на его прямом выходе  переключит триггер DD2 в «1» (состояние 3 счетчика). При приходе следующего переднего фронта сигнала С триггер DD1 переключится в «1» (состояние 2 счетчика), а с приходом следующего переднего фронта сигнала С переключатся оба триггера, при этом переключение триггера DD1 из «0» в «1» вызовет переключение триггера DD2 из «1» в «0» (состояние 1 счетчика). При приходе следующего переднего фронта сигнала С триггер DD1 переключится в «0» (состояние 0 счетчика), следующий передний фронт сигнала С вызовет переключение обоих триггеров (состояние 3 счетчика) и т.д.

Рисунок 4.12 – Временные диаграммы работы вычитающего счетчика на ИМС К155ТМ2

Синтезировать 2-разрядный суммирующий счетчик на ИМС К155ТМ2 и вычитающий счетчик на ИМС К155ТВ1

Рисунок 4.14 –  вычитающий счетчик на ИМС К155Тв1

Временные диаграммы вычитающего счетчика на JK-триггерах

Рисунок 4.14 –  Суммирующий счетчик на ИМС К155ТМ2

Временные диаграммы суммирующего счетчика на D-триггерах


4.16 Демультиплексоры

Дешифратором называется комбинационная схема, предназначенная для адресной передачи сигнала с одного входа на несколько выходов. Реализуются на базе микросхем дешифраторов. В этом случае дешифратор  передает значение на стробирующем входе на один из m выходов в соответствии с n-разрядным позиционным двоичным кодом на селектирующих входах. Для увеличения разрядности дешифраторов и демультиплексоров используют линейную  структуру, при которой селектирующий  дешифратор 1-й ступени управляет дешифраторами или демультиплексорами 2-й ступени путем подачи активного или пассивного уровня на их стробирующие входы.

Дешифратор КР1533ИД4 представляет собой сдвоенный дешифратор на 4 выхода с общими информационными входами.  Входы D и С являются стробирующими, причем входы D являются парафазными и используются для преобразования сдвоенного дешифратора на 4 выхода в дешифратор на 8 выходов путем их объединения (при этом объединяются и входы С ). В этом случае секция 1Y будет активизироваться на наборах с 8-го по 15-й, а  секция 2Y будет активизироваться на наборах с 0-го по 7-й. Дешифратор КР1533ИД7 представляет собой дешифратор на 8 выходов, входы С являются стробирующими. Дешифратор КР1533ИД3 представляет собой дешифратор на 16 выходов, входы С являются стробирующими. При наличии на стробирующих входах пассивных уровней сигналов на всех выходах дешифраторов присутствует уровень «1». При использовании ИМС в качестве дешифраторов входы SED являются информационными, а при использовании в качестве демультиплексоров – селектирующими, при этом в качестве информационного входа используется 1 из селектирующих.

ИМС КР1533ИД7 представляет собой демультиплексор на 8 выходов, поэтому необходимо иметь 2 демультиплексора 2-й ступени для непосредственной реализации выходов и 1 дешифратор 1-й ступени для управления демультиплексорами 2-й ступени (рисунок 4.8).

Рисунок 4.8 –  Демультиплексор 1:16 на ИМС КР1533ИД7

Поясним работу схемы. Дешифраторы DD2 и DD3 включены как демультиплексоры  на 8 выходов со стробирующими входами С3. Дешифратор DD1 всегда активен, поэтому на одном из его выходов всегда присутствует значение «0». На наборах 0 7 x= «0»,  поэтому значение «0» присутствует на выходе 0, активизируя демультиплексор DD2, на наборах 8 15 x= «1»,  поэтому значение «0» присутствует на выходе 1, активизируя демультиплексор DD3. Выходы дешифраторов DD2 и DD3 отмечены символами yI , обозначающими номер набора I, при котором на данный выход передается значение Y, при этом если = «0», то демультиплексор активизируется, и на выходе демультиплексора, соответствующем номеру входного набора, также будет «0».

Сдвоенный дешифратор 2-4 (микросхема ИД4) может выполнять функции сдвоенного дешифратора 2 в 4 (рис. 2.20); сдвоенного демультиплексора с 1 на 4 (рис. 2.21); дешифратора 3 в 8 (рис. 2.22); демультиплексора с 1 на 8 (рис. 2.23) [8]. Микросхема имеет два адресных входа «1» и «2», предназначенных для одновременного управления выходными состояниями дешифраторов каждой из двух частей схемы. В каждой части схемы имеются отдельные стробирующие входы –  и . Два информационных входа RD2 и  могут быть как адресными, так и стробирующими.

Рис. 2.21. Дешифратор ИД4 как сдвоенный демультиплексор с 1 на 4

Рис. 2.23. Дешифратор ИД4 как демультиплексор с 1 на 8

На рис. 2.24 приведена логическая структура дешифратора ИД4. Дешифраторы с такой структурой реализованы в различных сериях микросхем, например К155, К531, К533, К555, КР1531, КР1533. Режимы работы дешифратора, соответствующие рис. 2.19, 2.20, 2.22 и 2.23, приведены в табл. 2.17, 2.18, 2.19, 2.20 соответственно.

В табл. 2.18 и 2.20 жирным шрифтом выделены значения входного сигнала X, появляющиеся на соответствующем выходе демультиплексора.

Режим работы интегральной микросхемы ИД4
в качестве сдвоенного демультиплексора с 1 на 4 (рис. 2.20)

Входы

Выходы

1

2

RD2

0.0

0.1

0.2

0.3

1.0

1.1

1.2

1.3

×

×

×

0

×

1

1

1

1

1

1

1

1

1

0

0

X0 = 0

1

X1 = 0

0

0

1

1

1

0

1

1

1

0

0

X0 = 1

1

X1 = 1 X1=0

0

1

1

1

1

1

1

1

1

0

1

X0 = 0

1

X1 = 0

0

1

0

1

1

1

0

1

1

0

1

X0 = 1

1

X1 = 1 X1=0

0

1

1

1

1

1

1

1

1

1

0

X0 = 0

1

X1 = 0

0

1

1

0

1

1

1

0

1

1

0

X0 = 1

1

X1 = 1 X1=0

0

1

1

1

1

1

1

1

1

1

1

X0 = 0

1

X1 = 0

0

1

1

1

0

1

1

1

0

1

1

X0 = 1

1

X1 = 1 X1=0

0

1

1

1

1

1

1

1

1

Режим работы интегральной микросхемы ИД4
в качестве демультиплексора с 1 на 8 (рис. 2.23)

Входы

Выходы

A2

A1

A0

X

4

5

6

7

0

1

2

3

×

×

×

×

1

1

1

1

1

1

1

1

1

0

0

0

X = 0

0

1

1

1

1

0

1

1

1

0

0

0

X = 1

0

1

1

1

1

1

1

1

1

0

0

1

X = 0

0

1

1

1

1

1

0

1

1

0

0

1

X = 1

0

1

1

1

1

1

1

1

1

0

1

0

X = 0

0

1

1

1

0

1

1

0

1

0

1

0

X = 1

0

0

1

1

1

1

1

1

1

0

1

1

X = 0

0

0

1

1

1

1

1

1

0

0

1

1

X = 1

0

1

1

1

1

1

1

1

1

1

0

0

X = 0

0

0

1

1

1

1

1

1

1

1

0

0

X = 1

0

1

1

1

1

1

1

1

1

1

0

1

X = 0

0

1

0

1

1

1

1

1

1

1

0

1

X = 1

0

1

1

1

1

1

1

1

1

1

1

0

X = 0

0

1

1

0

1

1

1

1

1

1

1

0

X = 1

0

1

1

1

1

1

1

1

1

1

1

1

X = 0

0

1

1

1

0

1

1

1

1

1

1

1

X = 1

0

1

1

1

1

1

1

1

1

Сдвоенный дешифратор 3-8 (микросхема ИД7) может выполнять функции дешифратора 3 в 8 (рис. 2.25, табл. 2.21) и демультиплексора с 1 на 8 (рис. 2.26, табл. 2.22) [8].

В табл. 2.22 жирным шрифтом выделены значения входного сигнала X, появляющиеся на соответствующем выходе демультиплексора.

Рис. 2.26. Микросхема ИД7 как демультиплексор с 1 на 8

Режим работы интегральной микросхемы ИД7
в качестве демультиплексора 1 на 8 (рис. 2.26)

Входы

Выходы

A2

A1

A0

RD1

0

1

2

3

4

5

6

7

×

×

×

0

0

×

1

1

1

1

1

1

1

1

×

×

×

0

1

×

1

1

1

1

1

1

1

1

×

×

×

1

1

×

1

1

1

1

1

1

1

1

0

0

0

1

0

X = 0

0

1

1

1

1

1

1

1

0

0

0

1

0

X = 1

1

1

1

1

1

1

1

1

0

0

1

1

0

X = 0

1

0

1

1

1

1

1

1

0

0

1

1

0

X = 1

1

1

1

1

1

1

1

1

0

1

0

1

0

X = 0

1

1

0

1

1

1

1

1

0

1

0

1

0

X = 1

1

1

1

1

1

1

1

1

0

1

1

1

0

X = 0

1

1

1

0

1

1

1

1

0

1

1

1

0

X = 1

1

1

1

1

1

1

1

1

1

0

0

1

0

X = 0

1

1

1

1

0

1

1

1

1

0

0

1

0

X = 1

1

1

1

1

1

1

1

1

1

0

1

1

0

X = 0

1

1

1

1

1

0

1

1

1

0

1

1

0

X = 1

1

1

1

1

1

1

1

1

1

1

0

1

0

X = 0

1

1

1

1

1

1

0

1

1

1

0

1

0

X = 1

1

1

1

1

1

1

1

1

1

1

1

1

0

X = 0

1

1

1

1

1

1

1

0

1

1

1

1

0

X = 1

1

1

1

1

1

1

1

1

Дешифраторы с такой структурой реализованы в различных сериях микросхем, например К531, К533, К555, КР1531, КР1533.

x4

«1»@

  C1     DС     0

  С2                1

  С3                2

                       3

 SED                4

 0                    5

 1       DD1     6

 2       ИД7     7

                                        

                  

X0

1

MS

1

0

X1

X2

y

y

a0

S            TT    

&               Q

J

C

&                Q

K

           DD1

R          ТВ1

«1»

 Вых. 1

S            TT    

&               Q

J

C

&                Q

K

            DD2

R          ТВ1

Выход счетчика

0

1

2

3

0

2

3

  0       1        2       3       4        5       6        7       8       9        10    11     12      13

Вых. 1

Вых. 0

C

nTc

t, c

t, c

t, c

«1»

 Вых. 1

S            TT    

D                Q

C                Q

R        DD1.2

         ТM2

Вход С

«1»

 Вых. 0

S            TT    

D                Q

C                Q

R        DD1.1

         ТM2

Сброс

t, c

Вых. 1

t, c

Вых. 0

t, c

C

0

1

2

3

0

1

2

Выход счетчика

nTc

  0       1        2       3       4        5       6        7       8       9        10    11     12      13

Сброс

Вход С

«1»

 Вых. 0

S            TT    

&               Q

J

C

&                Q

K

           DD1

R          ТВ1

«1»

 Вых. 1

S            TT    

&               Q

J

C

&                Q

K

            DD2

R          ТВ1

&

K2

X2

f

K1

&

1

X2

f

&

&

&

&

X4

y

X3

&

&

&

1

f

«0»

«1»

&

«1»

&

«0»

X1

«1»

«1»

Информационный вход Y

x3

x2

x1

y16

y8

«1»@

  C1  DMX     0

  С2                1

  С3                2

                       3

 SED                4

 0                    5

 1       DD3     6

 2       ИД7     7

                                        

                  

x3

x2

x1

y7

y1

  C1  DMX     0

  С2                1

  С3                2

                       3

 SED                4

 0                    5

 1       DD2     6

 2       ИД7     7

                                        

                  

«1»@

a1

D3

D2

D1

D0

MS

1

0

0

1

X0

X1

y

y

a0

a1

D3

D2

D1

D0

«1»

 Вых. 1

S            TT    

D                Q

C                Q

R        DD1.2

         ТM2

Вход С

«1»

 Вых. 0

S            TT    

D                Q

C                Q

R        DD1.1

         ТM2

Сброс

Сброс

Вход С

«1»

 Вых. 0

  C1    DC      0

  С2                1

  С3                2

                       3

 SED                4

 0                    5

 1                    6

 2       ИД7     7

                                        

                  

           DC      0

  С1                1

  С2                2

                       3

 SED                4

 0                    5

 1                    6

 2                    7

 3                    8

                       9

                     10

                     11

                     12

                     13

                     14

          ИД3    15      

                                        

                  

           DC    1Y

  1D                0

  1С                1

                       2

SED                 3

 0                  2Y

 1                   0

                      1

  2D               2

  2C   ИД4     3

Рисунок 2.4  – Дешифраторы (слева направо): КР1533ИД4, КР1533ИД7, КР1533ИД3

&E

RD1

RD2

DMX

0

1

2

3

1

2

&E

RD3

RD4

0

1

2

3

А0

А1

S0

X0

y0.0

y0.3

y0.2

y0.1

y1.0

y1.1

y1.2

y1.3

X1

S1

&E

RD1

RD2

DC

0

1

2

3

1

2

&E

RD3

RD4

0

1

2

3

А0

А1

X

y4

y7

y6

y5

y0

y1

y2

y3

А2

1

&E

RD1

RD2

DMX

0

1

2

3

1

2

&E

RD3

RD4

0

1

2

3

S1

1

2

4

DMX

0

1

2

3

4

5

6

7

&E

RD1

RD2

RD3

S1

X

A0

A1

A2

y0

y1

y2

y3

y4

y5

y6

y7

S2


 

А также другие работы, которые могут Вас заинтересовать

40230. Налогообложение организаций 58.5 KB
  Налог обязательный индивидуально безвозмездный платеж взимаемый с организаций и физических лиц в целях финансового обеспечения деятельности государства и или муниципальных образований. Основные функции налогов: фискальная обеспечения государства финансовыми ресурсами и регулирующая нацелена на достижение посредством налоговых механизмов тех или иных задач налоговой политики государства. Налоги оказывают значительное влияние на формирование финансовых результатов предприятия. Если налоговое бремя предприятия чрезмерно велико...
40231. Денежные потоки организации. Методы расчета. Подходы к управлению денежными потоками 27.5 KB
  Анализ денежных средств и управление денежными потоками является одним из главных направлений деятельности компании. Управление денежным потоком включает в себя расчет времени обращения денежных средств финансовый цикл анализ денежного потока его прогнозирование определение оптимального уровня денежных средств составление бюджетов денежных средств и т. Перечислим основные задачи анализа потока денежных средств: Оценка динамики и структуры источников поступления и направления расходования денежных средств. Оценка факторов оказывающих...
40232. Рентабельность как показатель эффективности деятельности организации. Система показателей. Пути повышения рентабельности 41.5 KB
  Пути повышения рентабельности.Коэффициент рентабельности рассчитывается как отношение прибыли к активам ресурсам или потокам её формирующим. Показатели рентабельности часто выражают в процентах. Система показателей Показатели рентабельности характеризуют финансовые результаты и эффективность деятельности предприятия.
40233. Инвестиционный аспект деятельности организации. Инвестиционная политика на предприятии 35.5 KB
  Временный аспект инвестиционной деятельности требует рассмотрения инвестиционного процесса и его составляющих. В первом случае инвестиционный процесс реализуется путем разработки инвестиционной политики организации во втором – путем формирования и реализации конкретных информационных проектов. С одной стороны разработка и принятие к реализации инвестиционных проектов не должны противоречить выработанной инвестиционной политике. Кроме того это выражается в единстве и взаимосвязи целей инвестиционной политики и инвестиционных проектов.
40234. Сущность и виды инвестиций 27.5 KB
  Инвестиции в различных видах и формах настолько глубоко проникли в нашу повседневную жизнь что многие люди даже не связанные напрямую с инвестированием имеют общее понятие о том что представляет собой инвестирование. Остановимся на таком определении инвестиций: Инвестиции – это вложение капитала в любой его форме имущество деньги ценные бумаги ит. В экономике инвестиции подразделяются по объектам вложения капитала на финансовые и реальные. Реальные инвестиции подразумевают вложение средств в операционную деятельность предприятия и быт...
40235. Подходы к оценке инвестиционных проектов 21.5 KB
  Отличие между этими двумя классами состоит в учете фактора стоимости денег во времени. Сложные динамические показатели основаны на технике сложного процента и учитывают метод начисления а также фактор стоимости денег во времени.
40236. Финансовые инвестиции виды, определение 28.5 KB
  Финансовые инвестиции представляют собой финансовые вложения в ценные бумаги такие как акции облигации векселя депозиты банков и другие финансовые инструменты которые позволяют извлекать прибыль или доход от финансовых вложений. Основная цель финансовых инвестиций получение прибыли. Размер дохода может быть различным но нужно помнить что как правило чем выше доходность финансовых инвестиций тем выше финансовые риски. Одним из основных видов финансовых инвестиций являются вложения в ценные бумаги.
40237. Подходы к определению эффективности финансовых вложений 28 KB
  Подходы к определению эффективности финансовых вложений. Хачатуровым были выпущены различные отраслевые методики и инструкции по оценке эффективности капитальных вложений. Эффективность капитальных вложений оценивалась на основе коэффициента эффективности рассчитываемого как отношение среднегодовой суммы прибыли к объему капитальных вложений и срока окупаемости показателя обратного коэффициенту окупаемости. Использование для расчетов показателей базирующихся на одинаковых исходных данных объем прибыли и объем капитальных вложений вело...
40238. Аудит 36.5 KB
  Слово аудит происходит от латинского слова udio что значит слушатель или слушающий . По аналогии со специальными врачебными инструментами используемыми для определения физического здоровья пациента с помощью аудита устанавливается экономическое здоровье организаций банков корпораций и т. Аудиторская деятельность аудит представляет собой предпринимательскую деятельность аудиторов аудиторских фирм по осуществлению вневедомственных проверок бухгалтерской финансовой отчетности документов бухгалтерского учета налоговых деклараций и...