37608

Проектирование и моделирование VHDL-описаний интегральных схем

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

Русский

2013-09-24

124 KB

1 чел.

Лабораторная работа №8

Проектирование и моделирование VHDL-описаний

интегральных схем

Шеков Н.В.

Вариант №13

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL

для проектирования заказных БИС

Ход работы:

Исходная схема:

 

Самостоятельное описание элементов схемы схемы:

Элемент N

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity N_entity is

 port(

  A : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end N_entity;

--}} End of automatically maintained section

architecture N_body of N_entity is

begin

 Y <= not A ;

 -- enter your statements here --

end N_body;

Элемент NA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA2_entity;

--}} End of automatically maintained section

architecture NA2_body of NA2_entity is

begin

 -- enter your statements here --

 Y <= not(A and B);

end NA2_body;

Элемент EX2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity EX2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end EX2_entity;

--}} End of automatically maintained section

architecture EX2_body of EX2_entity is

begin

 -- enter your statements here --

 Y <= (A and not(B)) or (not(A)and B);

end EX2_body;

Элемент NAO3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAO3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAO3_entity;

--}} End of automatically maintained section

architecture NAO3_body of NAO3_entity is

begin

 -- enter your statements here --

 Y <= not(A and ( B or C or D));

end NAO3_body;

Элемент NA3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA3_entity;

--}} End of automatically maintained section

architecture NA3_body of NA3_entity is

begin

 -- enter your statements here --

 Y <= not (A and B and C);

end NA3_body;

Элемент NAOA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAOA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAOA2_entity;

--}} End of automatically maintained section

architecture NAOA2_body of NAOA2_entity is

begin

 -- enter your statements here --

 Y <= not( A and (B or (C and D)));

end NAOA2_body;

Элемент A3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity A3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end A3_entity;

--}} End of automatically maintained section

architecture A3_body of A3_entity is

begin

 -- enter your statements here --

 Y <= A and B and C;

end A3_body;

Элемент VVC

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity VCC_entity is

 port(

  Y : out STD_LOGIC

     );

end VCC_entity;

--}} End of automatically maintained section

architecture VCC_body of VCC_entity is

begin

 -- enter your statements here --

 Y <= '1';

end VCC_body;

Схема, сроектированная в графическом редакторе:

Код, сгенерированный программой на основе схемы:

library IEEE;

use IEEE.std_logic_1164.all;

entity labb_entity is

 port(

      x1 : in STD_LOGIC;

      x2 : in STD_LOGIC;

      x3 : in STD_LOGIC;

      x4 : in STD_LOGIC;

      y1 : out STD_LOGIC;

      y2 : out STD_LOGIC;

      y3 : out STD_LOGIC;

      y4 : out STD_LOGIC

 );

end labb_entity;

architecture labb_body of labb_entity is

---- Component declarations -----

component A3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component EX2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAO3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAOA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component N_entity

 port (

      A : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component VCC_entity

 port (

      Y : out STD_LOGIC

 );

end component;

---- Signal declarations used on the diagram ----

signal NET1091 : STD_LOGIC;

signal NET148 : STD_LOGIC;

signal NET310 : STD_LOGIC;

signal NET331 : STD_LOGIC;

signal NET350 : STD_LOGIC;

signal NET353 : STD_LOGIC;

signal NET364 : STD_LOGIC;

signal NET379 : STD_LOGIC;

begin

----  Component instantiations  ----

U1 : N_entity

 port map(

      A => x3,

      Y => NET350

 );

U10 : NAOA2_entity

 port map(

      A => NET364,

      B => x1,

      C => NET353,

      D => NET379,

      Y => y1

 );

U11 : VCC_entity

 port map(

      Y => y2

 );

y4 <= NET1091;

U2 : NA2_entity

 port map(

      A => x2,

      B => NET350,

      Y => NET148

 );

U3 : N_entity

 port map(

      A => x2,

      Y => NET310

 );

U4 : EX2_entity

 port map(

      A => x4,

      B => x4,

      Y => NET331

 );

U5 : NAO3_entity

 port map(

      A => NET148,

      B => NET350,

      C => x4,

      D => x2,

      Y => NET1091

 );

U6 : NA2_entity

 port map(

      A => NET350,

      B => x2,

      Y => NET353

 );

U7 : NA3_entity

 port map(

      A => x4,

      B => x3,

      C => NET310,

      Y => NET379

 );

U8 : NAOA2_entity

 port map(

      A => x1,

      B => NET331,

      C => NET310,

      D => NET350,

      Y => NET364

 );

U9 : A3_entity

 port map(

      A => NET1091,

      B => x4,

      C => x1,

      Y => y3

 );

end labb_body;

Результаты моделирования схемы, сгенерированной на основе схемы:

В ходе лабораторной работы я разработал схему и после модуляции по сигналам можно определить что она работает правильно.

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

.


 

А также другие работы, которые могут Вас заинтересовать

13491. ИССЛЕДОВАНИЕ УСТОЙЧИВОСТИ ЛИНЕЙНЫХ САУ 120.5 KB
  Лабораторная работа №7. ИССЛЕДОВАНИЕ УСТОЙЧИВОСТИ ЛИНЕЙНЫХ САУ. Дисциплина: ОПД.Ф.15. Теория автоматического управления ЦЕЛЬ РАБОТЫ. Исследование влияния параметров линейной системы рис. 1 на ее устойчивость; Изучение возможностей практического
13492. Синтез САУ 816 KB
  Лабораторная работа №9. Тема: Синтез САУ Дисциплина: ОПД.Ф.15. Теория автоматического управления Цель работы: 1. Изучение методики выбора типового регулятора и расчета его настроек. 2. Практическая оценка и исследование характеристик САР с типовым регулятором о...
13493. КОРРЕКЦИЯ СТАТИЧЕСКИХ И ДИНАМИЧЕСКИХ СВОЙСТВ САУ 209.5 KB
  Лабораторная работа №10. Тема: КОРРЕКЦИЯ СТАТИЧЕСКИХ И ДИНАМИЧЕСКИХ СВОЙСТВ САУ Дисциплина: ОПД.Ф.15. Теория автоматического управления 1. ЦЕЛЬ РАБОТЫ Эта работа нацелена на приобретение студентами навыков анализа и синтеза САУ : 1 определение характеристик С...
13494. СИНТЕЗ СИСТЕМ АВТОМАТИЧЕСКОГО РЕГУЛИРОВАНИЯ. ПАРАМЕТРИЧЕСКАЯ КОРРЕКЦИЯ 288 KB
  Лабораторная работа №11. Синтез систем автоматического регулирования. ПАРАМЕТРИЧЕСКАЯ КОРРЕКЦИЯ Дисциплина: ОПД.Ф.15. Теория автоматического управления 1. ЦЕЛЬ РАБОТЫ. Данная работа нацелена на приобретение студентами навыков синтеза САУ. Её целью является вы
13495. СИНТЕЗ СИСТЕМ АВТОМАТИЧЕСКОГО РЕГУЛИРОВАНИЯ. СТРУКТУРНАЯ КОРРЕКЦИЯ 386 KB
  Лабораторная работа №12. Синтез систем автоматического регулирования. СТРУКТУРНАЯ КОРРЕКЦИЯ Дисциплина: ОПД.Ф.15. Теория автоматического управления Цель работы Изучить влияние последовательного включения различных корректирующих звеньев на свойс
13496. СИНТЕЗ САР РЕЛЕЙНЫХ И ЛОГИЧЕСКИХ СХЕМ 97 KB
  Лабораторная работа №8 СИНТЕЗ САР РЕЛЕЙНЫХ И ЛОГИЧЕСКИХ СХЕМ. Цель работы: 1. Изучение методики синтеза релейной а также логической схемы. 2. Разработка САР на базе релейных и логических элементов путем моделирования структурной схемы на ЭВМ. 3. Практическая оценка и ис...
13497. Коррекция статических и динамических свойств САУ 334 KB
  Лабораторная работа №14. Тема: Коррекция статических и динамических свойств САУ 1. Цель работы Эта работа нацелена на приобретение студентами навыков анализа и синтеза САУ: 1 определение характеристик САУ которые необходимо скорректировать; 2 обеспечение
13498. Стеганографические методы передачи информации в сетях TCP/IP 1.27 MB
  Методические указания на проведение лабораторных работ Стеганографические методы передачи информации в сетях TCP/IP по дисциплине специальности. Введение Традиционно для защиты данных передаваемых по открытым сетям используются методы криптографии позв...
13499. Александр Александрович Блок 36.5 KB
  Александр Александрович Блок Родился в Петербурге в дворянской семье. Отец А. Л. Блок был юристом профессором Варшавского университета; мать А. А. Бекетова по второму браку КублицкаяПиоттух дочь ученогоботаника А. Н. Бекетова ректора Петербургского...