37608

Проектирование и моделирование VHDL-описаний интегральных схем

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

Русский

2013-09-24

124 KB

1 чел.

Лабораторная работа №8

Проектирование и моделирование VHDL-описаний

интегральных схем

Шеков Н.В.

Вариант №13

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL

для проектирования заказных БИС

Ход работы:

Исходная схема:

 

Самостоятельное описание элементов схемы схемы:

Элемент N

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity N_entity is

 port(

  A : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end N_entity;

--}} End of automatically maintained section

architecture N_body of N_entity is

begin

 Y <= not A ;

 -- enter your statements here --

end N_body;

Элемент NA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA2_entity;

--}} End of automatically maintained section

architecture NA2_body of NA2_entity is

begin

 -- enter your statements here --

 Y <= not(A and B);

end NA2_body;

Элемент EX2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity EX2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end EX2_entity;

--}} End of automatically maintained section

architecture EX2_body of EX2_entity is

begin

 -- enter your statements here --

 Y <= (A and not(B)) or (not(A)and B);

end EX2_body;

Элемент NAO3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAO3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAO3_entity;

--}} End of automatically maintained section

architecture NAO3_body of NAO3_entity is

begin

 -- enter your statements here --

 Y <= not(A and ( B or C or D));

end NAO3_body;

Элемент NA3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA3_entity;

--}} End of automatically maintained section

architecture NA3_body of NA3_entity is

begin

 -- enter your statements here --

 Y <= not (A and B and C);

end NA3_body;

Элемент NAOA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAOA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAOA2_entity;

--}} End of automatically maintained section

architecture NAOA2_body of NAOA2_entity is

begin

 -- enter your statements here --

 Y <= not( A and (B or (C and D)));

end NAOA2_body;

Элемент A3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity A3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end A3_entity;

--}} End of automatically maintained section

architecture A3_body of A3_entity is

begin

 -- enter your statements here --

 Y <= A and B and C;

end A3_body;

Элемент VVC

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity VCC_entity is

 port(

  Y : out STD_LOGIC

     );

end VCC_entity;

--}} End of automatically maintained section

architecture VCC_body of VCC_entity is

begin

 -- enter your statements here --

 Y <= '1';

end VCC_body;

Схема, сроектированная в графическом редакторе:

Код, сгенерированный программой на основе схемы:

library IEEE;

use IEEE.std_logic_1164.all;

entity labb_entity is

 port(

      x1 : in STD_LOGIC;

      x2 : in STD_LOGIC;

      x3 : in STD_LOGIC;

      x4 : in STD_LOGIC;

      y1 : out STD_LOGIC;

      y2 : out STD_LOGIC;

      y3 : out STD_LOGIC;

      y4 : out STD_LOGIC

 );

end labb_entity;

architecture labb_body of labb_entity is

---- Component declarations -----

component A3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component EX2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAO3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAOA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component N_entity

 port (

      A : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component VCC_entity

 port (

      Y : out STD_LOGIC

 );

end component;

---- Signal declarations used on the diagram ----

signal NET1091 : STD_LOGIC;

signal NET148 : STD_LOGIC;

signal NET310 : STD_LOGIC;

signal NET331 : STD_LOGIC;

signal NET350 : STD_LOGIC;

signal NET353 : STD_LOGIC;

signal NET364 : STD_LOGIC;

signal NET379 : STD_LOGIC;

begin

----  Component instantiations  ----

U1 : N_entity

 port map(

      A => x3,

      Y => NET350

 );

U10 : NAOA2_entity

 port map(

      A => NET364,

      B => x1,

      C => NET353,

      D => NET379,

      Y => y1

 );

U11 : VCC_entity

 port map(

      Y => y2

 );

y4 <= NET1091;

U2 : NA2_entity

 port map(

      A => x2,

      B => NET350,

      Y => NET148

 );

U3 : N_entity

 port map(

      A => x2,

      Y => NET310

 );

U4 : EX2_entity

 port map(

      A => x4,

      B => x4,

      Y => NET331

 );

U5 : NAO3_entity

 port map(

      A => NET148,

      B => NET350,

      C => x4,

      D => x2,

      Y => NET1091

 );

U6 : NA2_entity

 port map(

      A => NET350,

      B => x2,

      Y => NET353

 );

U7 : NA3_entity

 port map(

      A => x4,

      B => x3,

      C => NET310,

      Y => NET379

 );

U8 : NAOA2_entity

 port map(

      A => x1,

      B => NET331,

      C => NET310,

      D => NET350,

      Y => NET364

 );

U9 : A3_entity

 port map(

      A => NET1091,

      B => x4,

      C => x1,

      Y => y3

 );

end labb_body;

Результаты моделирования схемы, сгенерированной на основе схемы:

В ходе лабораторной работы я разработал схему и после модуляции по сигналам можно определить что она работает правильно.

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

.


 

А также другие работы, которые могут Вас заинтересовать

68282. ФОРМУВАННЯ СИСТЕМИ ОЦІНЮВАННЯ ІНТЕЛЕКТУАЛЬНОЇ ВЛАСНОСТІ В УКРАЇНІ 238.5 KB
  В умовах переходу економіки України до інноваційної моделі розвитку та постійного зростання інтелектуальної складової у кінцевій продукції найважливіших галузей національного господарства масштаби та якісний рівень об’єктів інтелектуальної власності як об’єктів майна суб’єктів господарювання...
68283. ПРОБЛЕМИ НАЦІОНАЛЬНОЇ БЕЗПЕКИ В РЕГІОНАЛЬНІЙ ПОЛІТИЦІ АРЄ 160.5 KB
  Оскільки АРЄ діє на міжнародній арені як передусім регіональна держава, для адекватного аналізу безпекових пріоритетів країни основну увагу необхідно зосереджувати саме на регіональному рівні зовнішньої політики Єгипту, де зосереджено основні безпекові інтереси, та звідки походить більшість загроз безпеці країни.
68284. Пряма та непряма реваскуляризація при стегно-підколінно-гомілковій оклюзії в умовах хронічної критичної ішемії 327 KB
  Відсутність комплексних досліджень стосовно з’ясування основних патогенетично обґрунтованих критеріїв застосування аутовени низхідної артерії коліна реваскуляризуючої остеоперфорації трансплантації кісткового мозку великогомілкової кістки при лікуванні хворих на хронічну...
68285. ПІДВИЩЕННЯ ЕФЕКТИВНОСТІ ФІНІШНОЇ ОБРОБКИ ВНУТРІШНІХ ЦИЛІНДРИЧНИХ ПОВЕРХОНЬ ДЕТАЛЕЙ РЕДУКТОРІВ 725.5 KB
  Створення сучасних високонадійних машин і систем вимагає застосування ефективних технологій механічної обробки деталей які забезпечують необхідну точність якість і продуктивність їх обробки.
68286. ПРОФІЛАКТИКА ПРОТЕЗНИХ СТОМАТИТІВ У ХВОРИХ НА ЦУКРОВИЙ ДІАБЕТ ПРИ КОРИСТУВАННІ ЗНІМНИМИ АКРИЛОВИМИ ЗУБНИМИ ПРОТЕЗАМИ (КЛІНІКО-ЕКСПЕРИМЕНТАЛЬНЕ ОБҐРУНТУВАННЯ) 181.5 KB
  Мета дослідження. Підвищення якості ортопедичного лікування хворих на цукровий діабет 2 типу шляхом удосконалення конструкцій часткових знімних пластинкових протезів, розроблення методу профілактики протезних стоматитів.
68287. ОСОБЛИВОСТІ ПРОТИДІЇ УКРАЇНСЬКИХ ГРЕКО-КАТОЛИКІВ РЕЛІГІЙНІЙ ПОЛІТИЦІ РАДЯНСЬКОЇ ВЛАДИ У 1946 – 1989 РОКАХ 153.5 KB
  Метою дисертаційного дослідження є встановлення особливостей поширення опору населення релігійній політиці радянської влади у середовищі грекокатоликів у західних областях України у 1946-1989х рр. на Закарпатті; дослідити характерні риси формування підпільної мережі грекокатоликів у другій половині...
68288. ПРИНЦИПИ АРХІТЕКТУРНО-ПЛАНУВАЛЬНОЇ ОРГАНІЗАЦІЇ ТОРГОВО-РОЗВАЖАЛЬНИХ КОМПЛЕКСІВ (НА ПРИКЛАДІ КРАЇН БЛИЗЬКОГО СХОДУ) 6.2 MB
  Найбільш чітко ця система реалізується в сучасних торгово-розважальних комплексах ТРК. Аналіз європейського і близькосхідного досвіду проектування ТРК свідчить про необхідність систематизації наукового обґрунтування і розробки основ проектування сучасних ТРК для країн регіону АльШам.
68289. УДОСКОНАЛЕННЯ МЕХАНІЗМІВ ФУНКЦІОНУВАННЯ ДЕРЖАВНОГО ТЕХНІЧНОГО НАГЛЯДУ НА РЕГІОНАЛЬНОМУ РІВНІ 180 KB
  Важливою складовою останнього є реалізація державної політики щодо нагляду за технічним станом та дотриманням правил технічної експлуатації машин в агропромисловому комплексі яку покладено на органи державного технічного нагляду.
68290. УДОСКОНАЛЕННЯ СТРУКТУРИ ТА ЗМІСТУ ФІЗИЧНОЇ ПІДГОТОВКИ ЛИЖНИКІВ-ДВОБОРЦІВ НА ЕТАПІ ПОПЕРЕДНЬОЇ БАЗОВОЇ ПІДГОТОВКИ 290 KB
  Зростання спортивних результатів у лижному двоборстві великою мірою залежить від ефективності системи багаторічної підготовки юних спортсменів. Проблемі фізичної підготовки юних спортсменів присвячено низку робіт вітчизняних і закордонних спеціалістів...