37608

Проектирование и моделирование VHDL-описаний интегральных схем

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

Русский

2013-09-24

124 KB

1 чел.

Лабораторная работа №8

Проектирование и моделирование VHDL-описаний

интегральных схем

Шеков Н.В.

Вариант №13

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL

для проектирования заказных БИС

Ход работы:

Исходная схема:

 

Самостоятельное описание элементов схемы схемы:

Элемент N

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity N_entity is

 port(

  A : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end N_entity;

--}} End of automatically maintained section

architecture N_body of N_entity is

begin

 Y <= not A ;

 -- enter your statements here --

end N_body;

Элемент NA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA2_entity;

--}} End of automatically maintained section

architecture NA2_body of NA2_entity is

begin

 -- enter your statements here --

 Y <= not(A and B);

end NA2_body;

Элемент EX2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity EX2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end EX2_entity;

--}} End of automatically maintained section

architecture EX2_body of EX2_entity is

begin

 -- enter your statements here --

 Y <= (A and not(B)) or (not(A)and B);

end EX2_body;

Элемент NAO3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAO3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAO3_entity;

--}} End of automatically maintained section

architecture NAO3_body of NAO3_entity is

begin

 -- enter your statements here --

 Y <= not(A and ( B or C or D));

end NAO3_body;

Элемент NA3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA3_entity;

--}} End of automatically maintained section

architecture NA3_body of NA3_entity is

begin

 -- enter your statements here --

 Y <= not (A and B and C);

end NA3_body;

Элемент NAOA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAOA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAOA2_entity;

--}} End of automatically maintained section

architecture NAOA2_body of NAOA2_entity is

begin

 -- enter your statements here --

 Y <= not( A and (B or (C and D)));

end NAOA2_body;

Элемент A3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity A3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end A3_entity;

--}} End of automatically maintained section

architecture A3_body of A3_entity is

begin

 -- enter your statements here --

 Y <= A and B and C;

end A3_body;

Элемент VVC

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity VCC_entity is

 port(

  Y : out STD_LOGIC

     );

end VCC_entity;

--}} End of automatically maintained section

architecture VCC_body of VCC_entity is

begin

 -- enter your statements here --

 Y <= '1';

end VCC_body;

Схема, сроектированная в графическом редакторе:

Код, сгенерированный программой на основе схемы:

library IEEE;

use IEEE.std_logic_1164.all;

entity labb_entity is

 port(

      x1 : in STD_LOGIC;

      x2 : in STD_LOGIC;

      x3 : in STD_LOGIC;

      x4 : in STD_LOGIC;

      y1 : out STD_LOGIC;

      y2 : out STD_LOGIC;

      y3 : out STD_LOGIC;

      y4 : out STD_LOGIC

 );

end labb_entity;

architecture labb_body of labb_entity is

---- Component declarations -----

component A3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component EX2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAO3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAOA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component N_entity

 port (

      A : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component VCC_entity

 port (

      Y : out STD_LOGIC

 );

end component;

---- Signal declarations used on the diagram ----

signal NET1091 : STD_LOGIC;

signal NET148 : STD_LOGIC;

signal NET310 : STD_LOGIC;

signal NET331 : STD_LOGIC;

signal NET350 : STD_LOGIC;

signal NET353 : STD_LOGIC;

signal NET364 : STD_LOGIC;

signal NET379 : STD_LOGIC;

begin

----  Component instantiations  ----

U1 : N_entity

 port map(

      A => x3,

      Y => NET350

 );

U10 : NAOA2_entity

 port map(

      A => NET364,

      B => x1,

      C => NET353,

      D => NET379,

      Y => y1

 );

U11 : VCC_entity

 port map(

      Y => y2

 );

y4 <= NET1091;

U2 : NA2_entity

 port map(

      A => x2,

      B => NET350,

      Y => NET148

 );

U3 : N_entity

 port map(

      A => x2,

      Y => NET310

 );

U4 : EX2_entity

 port map(

      A => x4,

      B => x4,

      Y => NET331

 );

U5 : NAO3_entity

 port map(

      A => NET148,

      B => NET350,

      C => x4,

      D => x2,

      Y => NET1091

 );

U6 : NA2_entity

 port map(

      A => NET350,

      B => x2,

      Y => NET353

 );

U7 : NA3_entity

 port map(

      A => x4,

      B => x3,

      C => NET310,

      Y => NET379

 );

U8 : NAOA2_entity

 port map(

      A => x1,

      B => NET331,

      C => NET310,

      D => NET350,

      Y => NET364

 );

U9 : A3_entity

 port map(

      A => NET1091,

      B => x4,

      C => x1,

      Y => y3

 );

end labb_body;

Результаты моделирования схемы, сгенерированной на основе схемы:

В ходе лабораторной работы я разработал схему и после модуляции по сигналам можно определить что она работает правильно.

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

.


 

А также другие работы, которые могут Вас заинтересовать

16091. Сумма голосов присяжных в поиске граней экономической свободы 2.94 MB
  Виктор Сокирко. Сумма голосов присяжных в поиске граней экономической свободы Глас народа Глас Божий Сокирко В.В. Сумма голосов присяжных в поиске граней экономической свободы: Учебное пособие Учебное пособие М.: РосКонсуль
16092. Міліція і населення-партнери 983 KB
  МВС України Університет внутрішніх справ Соболєв В.О Попова Г.В. Болотова В.О. Московець В.І. МІЛІЦІЯ І НАСЕЛЕННЯ – ПАРТНЕРИ Методичне забезпечення партнерських взаємовідносин міліції з населенням За загальною редакцією дра юрид. на...
16093. Деятельность экспертно-криминалистических подразделений ОВД при раскрытии и расследовании преступлений 852 KB
  Изложены правовые и организационные основы деятельности экспертно-криминалистических подразделений в новых условиях. Даны практические рекомендации по участию экспертно-криминалистических подразделений в борьбе с преступностью.
16094. Уголовно-исполнительное право 1.4 MB
  Курс лекций отражает современный уровень развития науки уголовно-исполнительного права, практики исполнения уголовных наказаний. Он подготовлен в соответствии с программой курса «Уголовно-исполнительное право» для юридических вузов. Состоит из 2 частей: Общей и Особенной. В Общей части рассматриваются общие положения уголовно уголовно-исполнительного права, правовое положение осужденных, система учреждений и органов, исполняющих уголовные наказания
16095. Третейское разбирательство предпринимательских споров в России 3.52 MB
  Третейское разбирательство предпринимательских споров в России: проблемы тенденции перспективы Предисловие Современные экономические реалии России требуют интенсивного создания инфраструктур обеспечивающих поступательное и динамичное развитие рынка. С
16096. Хрестоматия по истории средних веков 3.2 MB
  ХРЕСТОМАТИЯ ПО ИСТОРИИ СРЕДНИХ ВЕКОВ в трех томах под редакцией Академика С. Л. СКАЗКИНА ХРЕСТОМАТИЯ ПО ИСТОРИИ СРЕДНИХ ВЕКОВ ТОМ I Раннее средневековье Издательство социально экономической литературы Впервые в Хрестоматию вошли исто
16097. Уголовный сыск России в X - начале XX веках 627 KB
  Уголовный розыск является одним из важнейших элементов российской правоохранительной системы, которая сегодня переживает трудный период и нуждается в существенном реформировании в связи с появлением новых ориентиров и сложившимися реалиями, связанными с процессами демократизации российского общества
16098. Право социального обеспечения в Украине 1.48 MB
  Право социального обеспечения в Украине На основе текста учебника автора И. М. Сирота 2000. Раздел I ОБЩАЯ ЧАСТЬ Глава I ПОНЯТИЕ ПРЕДМЕТ И СИСТЕМА ПРАВА СОЦИАЛЬНОГО ОБЕСПЕЧЕНИЯ 1. Теоретические основы социального обеспечения или социальной защиты нетру
16099. Загальнотеоретичні проблеми адвокатології 1.05 MB
  Навчальний курс Адвокатура України є необхідною складовою частиною вивчення загальнотеоретичних дисциплін для формування особистості майбутнього юриста. Мета вивчення ціп дисципліни - формування системи знань зі специфіки адвокатської діяльності як прикладної галузі юридичної спеціальності. Але у вітчизняній навчальній юридичній літературі підходи у дослідженні теорії адвокатології ще не відповідають сучасним умовам і відстають від правових реалій