37608

Проектирование и моделирование VHDL-описаний интегральных схем

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

Русский

2013-09-24

124 KB

1 чел.

Лабораторная работа №8

Проектирование и моделирование VHDL-описаний

интегральных схем

Шеков Н.В.

Вариант №13

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL

для проектирования заказных БИС

Ход работы:

Исходная схема:

 

Самостоятельное описание элементов схемы схемы:

Элемент N

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity N_entity is

 port(

  A : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end N_entity;

--}} End of automatically maintained section

architecture N_body of N_entity is

begin

 Y <= not A ;

 -- enter your statements here --

end N_body;

Элемент NA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA2_entity;

--}} End of automatically maintained section

architecture NA2_body of NA2_entity is

begin

 -- enter your statements here --

 Y <= not(A and B);

end NA2_body;

Элемент EX2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity EX2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end EX2_entity;

--}} End of automatically maintained section

architecture EX2_body of EX2_entity is

begin

 -- enter your statements here --

 Y <= (A and not(B)) or (not(A)and B);

end EX2_body;

Элемент NAO3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAO3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAO3_entity;

--}} End of automatically maintained section

architecture NAO3_body of NAO3_entity is

begin

 -- enter your statements here --

 Y <= not(A and ( B or C or D));

end NAO3_body;

Элемент NA3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NA3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NA3_entity;

--}} End of automatically maintained section

architecture NA3_body of NA3_entity is

begin

 -- enter your statements here --

 Y <= not (A and B and C);

end NA3_body;

Элемент NAOA2

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity NAOA2_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  D : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end NAOA2_entity;

--}} End of automatically maintained section

architecture NAOA2_body of NAOA2_entity is

begin

 -- enter your statements here --

 Y <= not( A and (B or (C and D)));

end NAOA2_body;

Элемент A3

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity A3_entity is

 port(

  A : in STD_LOGIC;

  B : in STD_LOGIC;

  C : in STD_LOGIC;

  Y : out STD_LOGIC

     );

end A3_entity;

--}} End of automatically maintained section

architecture A3_body of A3_entity is

begin

 -- enter your statements here --

 Y <= A and B and C;

end A3_body;

Элемент VVC

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity VCC_entity is

 port(

  Y : out STD_LOGIC

     );

end VCC_entity;

--}} End of automatically maintained section

architecture VCC_body of VCC_entity is

begin

 -- enter your statements here --

 Y <= '1';

end VCC_body;

Схема, сроектированная в графическом редакторе:

Код, сгенерированный программой на основе схемы:

library IEEE;

use IEEE.std_logic_1164.all;

entity labb_entity is

 port(

      x1 : in STD_LOGIC;

      x2 : in STD_LOGIC;

      x3 : in STD_LOGIC;

      x4 : in STD_LOGIC;

      y1 : out STD_LOGIC;

      y2 : out STD_LOGIC;

      y3 : out STD_LOGIC;

      y4 : out STD_LOGIC

 );

end labb_entity;

architecture labb_body of labb_entity is

---- Component declarations -----

component A3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component EX2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NA3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAO3_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component NAOA2_entity

 port (

      A : in STD_LOGIC;

      B : in STD_LOGIC;

      C : in STD_LOGIC;

      D : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component N_entity

 port (

      A : in STD_LOGIC;

      Y : out STD_LOGIC

 );

end component;

component VCC_entity

 port (

      Y : out STD_LOGIC

 );

end component;

---- Signal declarations used on the diagram ----

signal NET1091 : STD_LOGIC;

signal NET148 : STD_LOGIC;

signal NET310 : STD_LOGIC;

signal NET331 : STD_LOGIC;

signal NET350 : STD_LOGIC;

signal NET353 : STD_LOGIC;

signal NET364 : STD_LOGIC;

signal NET379 : STD_LOGIC;

begin

----  Component instantiations  ----

U1 : N_entity

 port map(

      A => x3,

      Y => NET350

 );

U10 : NAOA2_entity

 port map(

      A => NET364,

      B => x1,

      C => NET353,

      D => NET379,

      Y => y1

 );

U11 : VCC_entity

 port map(

      Y => y2

 );

y4 <= NET1091;

U2 : NA2_entity

 port map(

      A => x2,

      B => NET350,

      Y => NET148

 );

U3 : N_entity

 port map(

      A => x2,

      Y => NET310

 );

U4 : EX2_entity

 port map(

      A => x4,

      B => x4,

      Y => NET331

 );

U5 : NAO3_entity

 port map(

      A => NET148,

      B => NET350,

      C => x4,

      D => x2,

      Y => NET1091

 );

U6 : NA2_entity

 port map(

      A => NET350,

      B => x2,

      Y => NET353

 );

U7 : NA3_entity

 port map(

      A => x4,

      B => x3,

      C => NET310,

      Y => NET379

 );

U8 : NAOA2_entity

 port map(

      A => x1,

      B => NET331,

      C => NET310,

      D => NET350,

      Y => NET364

 );

U9 : A3_entity

 port map(

      A => NET1091,

      B => x4,

      C => x1,

      Y => y3

 );

end labb_body;

Результаты моделирования схемы, сгенерированной на основе схемы:

В ходе лабораторной работы я разработал схему и после модуляции по сигналам можно определить что она работает правильно.

Вывод: в ходе лабораторной работы изучили возможности языка VHDL и пакета ActiveHDL для проектирования заказных БИС

.


 

А также другие работы, которые могут Вас заинтересовать

37609. Сценарий для утилиты Apache Ant, реализующий компиляцию 76 KB
  Каждый этап должен быть выделен в отдельным блок сценария; все переменные и константы, используемые в сценарии должны, должны быть вынесены в отдельный файл параметров; MANIFEST.MF должен содержать информацию о версии и о запускаемом классе.
37610. Изучение частотных характеристик мультивибратора Ройера в зависимости от величины нагрузки 310.5 KB
  Установив входное напряжение 30 В, путем изменения нагрузки, изменяем ток нагрузки до минимального возможного значения, фиксируя каждый раз значения токов Iвх , Iн, напряжения на нагрузке и частоты. Рассчитываем значения потребляемой мощности, выходной мощности и КПД
37611. Описание и моделирование регулярных (систолических) схем 289.5 KB
  Необходимо спроектировать VHDL-модель заданного устройства одним из указанных способов согласно требованиям, сформулированным к каждому варианту задания, разработать тестирующие воздействия и выполнить моделирование работы устройства.
37612. Проведение экспериментальных работ при исследовании переходных процессов в электрических цепях 115 KB
  На экране осциллографа получаем изображение зависимости напряжения и тока конденсатора от времени.Зарисовываем осциллограммы тока и напряжения на конденсаторе: Рассчитываем по осциллограмме постоянные времени разряда и заряда конденсатора по кривой uсt. На экране осциллографа получаем изображения зависимости тока и напряжения катушки от времени. Зарисовываем осциллограммы тока и напряжения катушки: Рассчитываем по осциллограмме постоянные времени при подключении и отключении катушки по кривой it.
37613. История государства и права зарубежных стран (ИГПЗС) 712 KB
  В силу конкретноисторического подхода к государственноправовым явлениям и процессам присущим тому или иному обществу на том или ином этапе его развития оперируя множеством фактов и событий политической жизни деятельности государств правительств классов и партий ИГПЗС ставит своей целью выявление исторических закономерностей развития государства и права. ИГПЗС тесно связана с другой юридической наукой и учебной дисциплиной – Теорией государства и права также изучающей закономерности развития государства и права. Теория...
37614. Основи теорії транспортних процесів і систем 4.22 MB
  У цьому розділі вивчаються питання стосовно експлуатаційних властивостей транспортних засобів що використовуються для організації процесу перевезення вантажів та пасажирів. В країнах Азії до цих пір переміщення вантажів та людей за допомогою коромисел є дуже розповсюдженим. В умовах первинно общинного ладу для транспортування людей та вантажів використовувались найпростіші засоби включаючи в'ючних тварин. На сьогодні транспорт це одна із найважливіших галузей матеріального виробництва що виконує перевезення людей та вантажів.
37615. Программирование на языке ассемблера для микропроцессоров фирмы Intel 411.5 KB
  Программист или любой другой пользователь может использовать любые высокоуровневые средства вплоть до программ построения виртуальных миров и возможно даже не подозревать что на самом деле компьютер выполняет не команды языка на котором написана его программа а их трансформированное представление в форме скучной и унылой последовательности команд совсем другого языка машинного. шесть регистров сегментов: cs ds ss es fs gs; регистры состояния и управления: регистр флагов eflags flags; регистр указателя команды eip ip. Его...
37616. Тезисы лекций по маркетингу 534.5 KB
  В этой ипостаси маркетинг существует несколько тысяч лет когда произошло отделение купца негоцианта от производителя товара – ремесленника. Производственная: Разработка ассортимента новых продуктов; Разработка требований к новым товарам Сбытовая: Выбор каналов сбыта. Сравнительный анализ сбытовой и современной концепций маркетинга Сбытовая Современный маркетинг Учет потребностей Предприятия Потребителей Производится то что Удается произвести Что будет куплено Ассортимент Узкий Широкий Горизонт планирования Краткосрочный Длительный...
37617. Бег с барьерами 15.99 KB
  Дисциплины: Зимний сезон : 50 метров 60 метров Летний сезон : 100 метров женщины 110 метров мужчины 400 метров История Первые упоминания об официальных стартах в барьерном беге относятся к соревнованиям в Англии в 1837 году в колледже Итон. Олимпийский дебют на дистанции 110 метров с барьерами состоялся в 1896 году.