37611

Описание и моделирование регулярных (систолических) схем

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Необходимо спроектировать VHDL-модель заданного устройства одним из указанных способов согласно требованиям, сформулированным к каждому варианту задания, разработать тестирующие воздействия и выполнить моделирование работы устройства.

Русский

2013-09-24

289.5 KB

44 чел.

                                                 Лабораторная работа № 9    Шеков Н.В.

Вариант 18

 

Описание и моделирование регулярных (систолических) схем

 

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL для описания и

моделирования регулярных схем.

 

 

1  Общая постановка задачи

 

1.1 Необходимо спроектировать VHDL-модель заданного устройства одним из указанных

способов  согласно  требованиям,  сформулированным  к  каждому  варианту  задания,

разработать тестирующие воздействия и выполнить моделирование работы устройства.  

1.2  Часть  методических  указаний  к  выполнению  лабораторной  работы  описаны

индивидуально к каждому варианту задания.

 

2 Порядок выполнения работы

 

2.1 Спроектировать VHDL-модель заданного устройства одним из двух способов согласно

требованиям,  сформулированным  к  варианту  задания.  Способ  реализации  проекта

указывает преподаватель при выдаче номера варианта задания. Описание схемы вторым

способом выполнить факультативно.

2.2  Разработать  тестирующие  воздействия  и  выполнить  моделирование  работы

устройства.

2.3  Разработать  графическую  схему  устройства,  получить  её  код  на  языке  VHDL  и

выполнить моделирование при тестовых воздействиях, разработанных в п.2.2. Сравнить

результаты с эпюрами, полученными в п.2.2.

 

 

3 Требования по оформлению отчёта

 

Отчет должен удовлетворять следующим требованиям и содержать:

 

3.1 Исходную схему согласно варианта.  

3.2 VHDL-коды  элементов и всей схемы.

 Тексты программ должны быть в отдельных файлах и содержать комментарии:

   Разработка аdd_1

---------------------------------------------------------------------------------------------------

--

-- Title       : add1_enity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : add1_create.vhd

-- Generated   : Thu Apr 18 12:42:49 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {add1_enity} architecture {add1_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity add1_enity is

 port(

 b1 : in STD_LOGIC;

      b2 : in STD_LOGIC;

      c1 : out STD_LOGIC;

      s1 : out STD_LOGIC

     );

end add1_enity;

--}} End of automatically maintained section

architecture add1_body of add1_enity is

begin

s1 <= (b1 and (not b2)) or ((not b1) and (b2));

   c1 <= (b1 and b2);

end add1_body;

разработка add2:

---------------------------------------------------------------------------------------------------

--

-- Title       : add2_entity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : add2_create.vhd

-- Generated   : Thu Apr 18 12:44:53 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {add2_entity} architecture {add2_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity add2_entity is

 port(

  c1 : in STD_LOGIC;

  a1 : in STD_LOGIC;

  a2 : in STD_LOGIC;

  s2 : out STD_LOGIC;

  c2 : out STD_LOGIC

     );

end add2_entity;

--}} End of automatically maintained section

architecture add2_body of add2_entity is

begin

s2 <= ((not c1) and (not a1 ) and a2 ) or

     ((not c1) and  a1 and (not a2)) or

      ( c1 and (not a1)and (not a2) ) or

      (a1 and a2 and c1);

c2 <= (a1 and c1) or (a2 and c1) or (a1 and a2 );

end add2_body;

разработка adder:

---------------------------------------------------------------------------------------------------

--

-- Title       : add2_entity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : add2_create.vhd

-- Generated   : Thu Apr 18 12:44:53 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {add2_entity} architecture {add2_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity add2_entity is

 port(

  c1 : in STD_LOGIC;

  a1 : in STD_LOGIC;

  a2 : in STD_LOGIC;

  s2 : out STD_LOGIC;

  c2 : out STD_LOGIC

     );

end add2_entity;

--}} End of automatically maintained section

architecture add2_body of add2_entity is

begin

s2 <= ((not c1) and (not a1 ) and a2 ) or

     ((not c1) and  a1 and (not a2)) or

      ( c1 and (not a1)and (not a2) ) or

      (a1 and a2 and c1);

c2 <= (a1 and c1) or (a2 and c1) or (a1 and a2 );

end add2_body;

схема adder

схема мультиплексора

разработка add_1 при трех входах и двух выходах

---------------------------------------------------------------------------------------------------

--

-- Title       : pff_entity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : pff_create.vhd

-- Generated   : Thu Apr 25 12:48:59 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {pff_entity} architecture {pff_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity pff_enity is

 port(

  a1 : in STD_LOGIC;

  a2 : in STD_LOGIC;

  a3 : in STD_LOGIC;

  p1 : inout STD_LOGIC;

  p2 : out STD_LOGIC

     );

end pff_enity;

--}} End of automatically maintained section

architecture pff_body of pff_enity is

begin

p1 <= ((not a1) and a2) or (a1 and (not (a2)));

p2 <= ((not p1) and a3) or (p1 and (not (a3)));

end pff_body;

Блок 1

схема целиком

3.3 Временные диаграммы, соответствующие разработанным тестам.

таблица истинности

Графическая диаграмма для входов

3.4  Графическую  схему  проектируемого  устройства  и  программный  код,

полученный компиляцией графической схемы.

3.5 Обоснованные выводы по работе.


 

А также другие работы, которые могут Вас заинтересовать

15153. Мнимое и подлинное безумие Чацкого 13.35 KB
  Мнимое и подлинное безумие Чацкого Комедия Горе от ума была написана в 1823 году А.С.Грибоедовым и имела уже тогда огромный успех в читательских кругах не только Москвы но и всей России. При жизни автора Горе от ума не была опубликовано зато многократно переписыва...
15154. Общество в жизни Татьяны, Онегина и автора 16.29 KB
  Общество в жизни Татьяны Онегина и автора Татьяна простая провинциальная девушка она не красавица но задумчивость и мечтательность выделяют ее среди других людей в обществе которых она чувствует себя одиноко так как они не способны понять ее. Дика печальна...
15155. Один в поле воин, если он-Чацкий 21.21 KB
  Один в поле воин если онЧацкий Образ главного героя комедии сочетает в себе все черты идеального человека: высоко развитое чувство собственного достоинства истинная культура и просвещенность нежелание мириться с несправедливым общественным устоем нена
15156. Основные мотивы лирики А.С. Пушкина 34.62 KB
  Основные мотивы лирики А. С. Пушкина Читая лирику А. С. Пушкина великий русский писатель Н. В. Гоголь задался вопросом: Что же стало предметом поэзии А. С. Пушкина И сам отвечал: Все стало предметом. В своем творчестве поэт обращался к темам любви и дружбы его ...
15157. ГОСУДАРСТВО И ФУНКЦИИ ГОСУДАРСТВА 21.09 KB
  государство и Функции государства Государство особая организация общества объединённого общими социальными культурными интересами занимающая определённую территорию имеющая собственную систему управления сис
15158. День Святой Троицы 19.87 KB
  День Святой Троицы День Святой Троицы Пятидесятница Сошествие Святого Духа один из главных христианских праздников входящий в православии в число двунадесятых праздников. Православная церковь отмечает Троицу на 49 день после Пасх
15159. Камчатка 14.18 KB
  Камчатка полуостров на северовостоке Азии Россия. Омывается на З. Охотским морем на В. Тихим океаном и Беринговым морем. Дл. 1200 км шир. до 450 км площадь 370 тыс. км. Перешейком Парапольский Дол соединяется с материком. Зап. берег изрезан слабо на вост. берегу большие зали
15160. Культура России в конце XIX - начале XX века 22.77 KB
  Культура России в конце XIX начале XX века Конец XIX начало XX в. стали чрезвычайно плодотворным периодом в развитии отечественной ку...
15161. Западный фронт Первой мировой войны 58.13 KB
  Западный фронт Первой мировой войны Первая мировая война 28 июля 1914 11 ноября 1918 один из самых широкомасштабных вооружённых конфликтов в истории человечества. Это название утвердилось в историографии только после начала...