37611

Описание и моделирование регулярных (систолических) схем

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Необходимо спроектировать VHDL-модель заданного устройства одним из указанных способов согласно требованиям, сформулированным к каждому варианту задания, разработать тестирующие воздействия и выполнить моделирование работы устройства.

Русский

2013-09-24

289.5 KB

35 чел.

                                                 Лабораторная работа № 9    Шеков Н.В.

Вариант 18

 

Описание и моделирование регулярных (систолических) схем

 

Цель работы: Изучить возможности языка VHDL и пакета ActiveHDL для описания и

моделирования регулярных схем.

 

 

1  Общая постановка задачи

 

1.1 Необходимо спроектировать VHDL-модель заданного устройства одним из указанных

способов  согласно  требованиям,  сформулированным  к  каждому  варианту  задания,

разработать тестирующие воздействия и выполнить моделирование работы устройства.  

1.2  Часть  методических  указаний  к  выполнению  лабораторной  работы  описаны

индивидуально к каждому варианту задания.

 

2 Порядок выполнения работы

 

2.1 Спроектировать VHDL-модель заданного устройства одним из двух способов согласно

требованиям,  сформулированным  к  варианту  задания.  Способ  реализации  проекта

указывает преподаватель при выдаче номера варианта задания. Описание схемы вторым

способом выполнить факультативно.

2.2  Разработать  тестирующие  воздействия  и  выполнить  моделирование  работы

устройства.

2.3  Разработать  графическую  схему  устройства,  получить  её  код  на  языке  VHDL  и

выполнить моделирование при тестовых воздействиях, разработанных в п.2.2. Сравнить

результаты с эпюрами, полученными в п.2.2.

 

 

3 Требования по оформлению отчёта

 

Отчет должен удовлетворять следующим требованиям и содержать:

 

3.1 Исходную схему согласно варианта.  

3.2 VHDL-коды  элементов и всей схемы.

 Тексты программ должны быть в отдельных файлах и содержать комментарии:

   Разработка аdd_1

---------------------------------------------------------------------------------------------------

--

-- Title       : add1_enity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : add1_create.vhd

-- Generated   : Thu Apr 18 12:42:49 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {add1_enity} architecture {add1_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity add1_enity is

 port(

 b1 : in STD_LOGIC;

      b2 : in STD_LOGIC;

      c1 : out STD_LOGIC;

      s1 : out STD_LOGIC

     );

end add1_enity;

--}} End of automatically maintained section

architecture add1_body of add1_enity is

begin

s1 <= (b1 and (not b2)) or ((not b1) and (b2));

   c1 <= (b1 and b2);

end add1_body;

разработка add2:

---------------------------------------------------------------------------------------------------

--

-- Title       : add2_entity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : add2_create.vhd

-- Generated   : Thu Apr 18 12:44:53 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {add2_entity} architecture {add2_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity add2_entity is

 port(

  c1 : in STD_LOGIC;

  a1 : in STD_LOGIC;

  a2 : in STD_LOGIC;

  s2 : out STD_LOGIC;

  c2 : out STD_LOGIC

     );

end add2_entity;

--}} End of automatically maintained section

architecture add2_body of add2_entity is

begin

s2 <= ((not c1) and (not a1 ) and a2 ) or

     ((not c1) and  a1 and (not a2)) or

      ( c1 and (not a1)and (not a2) ) or

      (a1 and a2 and c1);

c2 <= (a1 and c1) or (a2 and c1) or (a1 and a2 );

end add2_body;

разработка adder:

---------------------------------------------------------------------------------------------------

--

-- Title       : add2_entity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : add2_create.vhd

-- Generated   : Thu Apr 18 12:44:53 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {add2_entity} architecture {add2_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity add2_entity is

 port(

  c1 : in STD_LOGIC;

  a1 : in STD_LOGIC;

  a2 : in STD_LOGIC;

  s2 : out STD_LOGIC;

  c2 : out STD_LOGIC

     );

end add2_entity;

--}} End of automatically maintained section

architecture add2_body of add2_entity is

begin

s2 <= ((not c1) and (not a1 ) and a2 ) or

     ((not c1) and  a1 and (not a2)) or

      ( c1 and (not a1)and (not a2) ) or

      (a1 and a2 and c1);

c2 <= (a1 and c1) or (a2 and c1) or (a1 and a2 );

end add2_body;

схема adder

схема мультиплексора

разработка add_1 при трех входах и двух выходах

---------------------------------------------------------------------------------------------------

--

-- Title       : pff_entity

-- Design      : lab9

-- Author      :

-- Company     :

--

---------------------------------------------------------------------------------------------------

--

-- File        : pff_create.vhd

-- Generated   : Thu Apr 25 12:48:59 2013

-- From        : interface description file

-- By          : Itf2Vhdl ver. 1.20

--

---------------------------------------------------------------------------------------------------

--

-- Description :

--

---------------------------------------------------------------------------------------------------

--{{ Section below this comment is automatically maintained

--   and may be overwritten

--{entity {pff_entity} architecture {pff_body}}

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity pff_enity is

 port(

  a1 : in STD_LOGIC;

  a2 : in STD_LOGIC;

  a3 : in STD_LOGIC;

  p1 : inout STD_LOGIC;

  p2 : out STD_LOGIC

     );

end pff_enity;

--}} End of automatically maintained section

architecture pff_body of pff_enity is

begin

p1 <= ((not a1) and a2) or (a1 and (not (a2)));

p2 <= ((not p1) and a3) or (p1 and (not (a3)));

end pff_body;

Блок 1

схема целиком

3.3 Временные диаграммы, соответствующие разработанным тестам.

таблица истинности

Графическая диаграмма для входов

3.4  Графическую  схему  проектируемого  устройства  и  программный  код,

полученный компиляцией графической схемы.

3.5 Обоснованные выводы по работе.


 

А также другие работы, которые могут Вас заинтересовать

83711. Влияние распределения внимания на продуктивность деятельности 30.92 KB
  Распределение внимания означает одновременное сосредоточение на двух или более видах деятельности. В исследованиях распределения внимания испытуемым обычно предлагается выполнить две задачи одновременно. Если одна из деятельностей полностью автоматизирована и не требует сознательного контроля...
83712. Исследование электрических цепей синусоидального тока. Резонанс напряжений 325.13 KB
  Исследование явления резонанса напряжений при последовательном соединении катушки индуктивности и конденсатора. Используя полученные значения и вычислим В В мкФ Изменением положения сердечника катушки индуктивности при максимуме тока в цепи добиваемся резонанса напряжений...
83713. Исследование электронного осциллографа 922.34 KB
  Цель работы: Ознакомление с принципом действия и приобретение навыков работы с электронным осциллографом. Выполнение работы: Электронные осциллограф предназначен для исследования форм электрических сигналов путем визуального наблюдения и измерения их амплитудных и временных параметров.
83714. Исследование эффекта Джоуля-Томпсона при адиабатическом истечении газа 438 KB
  Идеальный газ – модель газа, в которой пренебрегаются размеры молекул по сравнению с расстоянием между ними, т.е. молекулы рассматриваются как материальные точки, также пренебрегаются силы взаимодействия между молекулами (за исключением моментов столкновения).
83716. Определение коэффициента термического расширения (линейного) твёрдого тела 117.05 KB
  Определить температуру металлической проволоки при протекании через неё электрического тока. Измерить удлинение проволоки при нагревании. В данной работе экспериментально определяется коэффициент термического расширения твердого тела металлической проволоки.
83717. Моделювання типових радіотехнічних сигналів 1.34 MB
  Вивчити основні можливості програми MathCad, ознайомитися з елементами загальної теорії радіотехнічних сигналів, освоїти порядок моделювання найпростіших радіотехнічних сигналів. При підготовці до виконання лабораторної роботи необхідно вивчити даний опис, що відповідає розділам рекомендованої літератури...
83718. MS Access 2007: Создание запросов 351.77 KB
  Для объединения записей из связанных таблиц в группы (чтобы в результирующей таблице запроса не было повторяющихся записей) Сортировка Вывод инструкций сортировки записей Вывод на экран Определяет, будет ли отражено поле в результирующей таблице Условие отбора Содержит первое условие...