39461

ЦИФРОВЫЕ И МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА. МЕТОДИЧЕСКИЕ УКАЗАНИЯ

Книга

Коммуникация, связь, радиоэлектроника и цифровые приборы

Цифровые и микропроцессорные устройства : методические указания и задания к курсовому проекту для студентов специальностей 245 01 03 –Сети телекоммуникаций 245 01 02 –Системы радиосвязи радиовещания и телевидения. УДК ББК ISBN Учреждение образования Высший государственный колледж связи 2011 ВВЕДЕНИЕ Курсовой проект по дисциплине Цифровые и микропроцессорные устройства выполняется студентами специальностей 2–01 02 Системы радиосвязи радиовещания и телевидения 2–01 03 Сети телекоммуникаций...

Русский

2013-10-04

10.72 MB

65 чел.

МИНИСТЕРСТВО СВЯЗИ И ИНФОРМАТИЗАЦИИ 

РЕСПУБЛИКИ БЕЛАРУСЬ

Учреждение образования

«ВЫСШИЙ ГОСУДАРСТВЕННЫЙ КОЛЛЕДЖ СВЯЗИ»

Кафедра информатики и вычислительной техники

ЦИФРОВЫЕ И МИКРОПРОЦЕССОРНЫЕ УСТРОЙСТВА

Методические указания и задания на курсовой проект

для студентов специальностей 

–01 02Системы радиосвязи, радиовещания и телевидения,

01 03Сети телекоммуникаций

Минск

2011

УДК 

ББК 

Ц75

Рекомендовано к изданию

кафедрой информатики и вычислительной техники

19 января 2011 г., протокол5

Составитель

В. И. Богородов, преподаватель высшей категории кафедры информатики и вычислительной техники

Рецензент

Е. В. Новиков, доцент кафедры информатики и вычислительной техники, канд. техн. наук

Ц75

Цифровые и микропроцессорные устройства : методические указания и задания к курсовому проекту для студентов специальностей 2-45 01 03Сети телекоммуникаций, 2-45 01 02Системы радиосвязи, радиовещания и телевидения. / сост. В. И. Богородов.Минск : ВГКС, 2011. 76 с.

ISBN 

Приводятся методические указания и задания к курсовому проекту по цифровой схемотехнике. Рассматриваются принципы построения умножителей, сумматоров и комбинационных программируемых сдвигателей.

Предназначено для студентов и преподавателей колледжа.

 УДК 

ББК 

ISBN 

  © Учреждение образования 

 Высший государственный 

 колледж связи, 2011

ВВЕДЕНИЕ

Курсовой проект по дисциплине «Цифровые и микропроцессорные устройства» выполняется студентами специальностей 201 02 Системы радиосвязи, радиовещания и телевидения, 201 03 Сети телекоммуникаций третьего курса дневной формы обучения и пятого курса заочной формы обучения.

Целью курсового проекта является формирование начальных умений и навыков самостоятельного проектирования цифровых устройств, углубление и расширение знаний функционирования типовых узлов цифровых устройств.

Задания на курсовой проект имеют разный уровень сложности. Задания по темам13 предполагают разработку принципиальных электрических схем цифровых устройств на микросхемах схемотехники КМОП отечественного производства по заданной структурной электрической схеме (второй уровень). Задания по темам13 разработаны в десяти вариантах. Номер варианта студенты определяют по данным таблицы 1 (номер варианта может быть задан преподавателем индивидуально). Задания по теме4 (третий уровень) предполагают разработку структурной и принципиальной электрической схем цифрового устройства по заданным исходным данным. Задания по теме4 разработаны в пяти вариантах и выдаются преподавателем только индивидуально.

Курсовой проект должен состоять из одного чертежа формата А2, на котором выполняется принципиальная электрическая схема устройства, и пояснительной записки объемом 3040 страниц формата А4. Текстовая и графическая части курсового проекта выполняются с помощью компьютерных средств. Требования к оформлению курсовых проектов подробно изложены в [5], а кратков приложении В.

Примечания

  1.  Исходные данные для проектирования по темам13, выдаваемые преподавателем, могут отличаться от значений, указанных в таблицах 2, 3 и 5.
  2.  Курсовой проект, который выполнен по заданию без подписи преподавателя или без задания, на проверку не принимается.
  3.  На проверку студенты сдают чертеж, распечатку пояснительной записки и электронный вариант курсового проекта (текстовую часть в формате RTF, а графическую часть в формате AutoCAD 2006). Электронный вариант представляет собой папку, в которой титульный лист, задание, разделы курсового проекта, приложения и чертеж являются отдельными документами. На диске следует маркером указать фамилию студента, шифр группы и номер варианта.
  4.  В распечатку пояснительной записки следует подшивать рукописный вариант задания, подписанный преподавателем, и распечатку электронного варианта. Примеры оформления заданий приведены в приложении Б.

Таблица 1Номера вариантов заданий к курсовому проекту

Номер по списку 

(шифр для студентов ЗФО)

Номер варианта задания 

к курсовому проекту

1

2

1

.1

2

.1

3

.1

4

.2

5

.2

6

.2

7

.3

8

.3

9

.3

10

.4

11

.4

12

.4

13

.5

14

.5

15

.5

16

.6

17

.6

18

.6

19

.7

20

.7

21

.7

22

.8

23

.8


Окончание таблицы 1

1

24

.8

25

.9

26

.9

27

.9

28

.10

29

.10

30

.10

ПримечаниеПервая цифра слева в номере варианта задания означает номер темы, а втораяномер варианта внутри темы.

1 ТЕМА № 1. УСТРОЙСТВО УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ

1.1 Описание принципа работы заданной структурной электрической схемы устройства умножения двоичных чисел

Структурная электрическая схема устройства умножения четырехразрядных двоичных чисел представлена на рисунке 1.

Рисунок 1Устройство умножения двоичных чисел. Схема электрическая структурная


Рассмотрим назначение узлов, входящих в структурную схему устройства.

Умножитель Y3 предназначен для умножения четырехразрядных двоичных чисел A и B, представленных разрядами , , ,  и , , , . На выходе умножителя формируется восьмиразрядное произведение Q, представленное разрядами ,,,.

Регистр Y1 предназначен для параллельного ввода четырехразрядного множимого A в двоичной системе счисления (СС). Значение множимого A может меняться в пределах от 0 до 15 в десятичной СС.

Счетчик Y2 предназначен для параллельного ввода четырехразрядного множителя B в двоичной СС. Значение множителя B также может меняться от 0 до15 в десятичной СС.

Регистр Y4 предназначен для параллельного вывода результата умножения, который представляет собой восьмиразрядное кодовое слово.

Загрузка сомножителей и запись результата умножения синхронизируется тактовыми импульсами . Причем ввод сомножителей осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата умноженияпо положительным.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 2.

Рисунок 2Временная диаграмма, поясняющая процесс функционирования устройства


В момент времени  по отрицательному фронту тактового импульса начинается ввод сомножителей в регистр Y1 и счетчик Y2 (рисунок 1). К моменту времени  ввод заканчивается и начинается процесс умножения в умножителе Y3. Этот процесс в худшем случае завершается к моменту времени . Затем по положительному фронту тактового импульса результат умножения записывается в регистр Y4 и т.д. При подаче низкого уровня напряжения на вход  (рисунок 1) устройство сбрасывается в исходное нулевое состояние.

Рассмотрим процесс умножения двоичных чисел на примере умножения заданных чисел2), например,  и . Умножение выполним, начиная с младшего разряда множителя:


Таким образом, при умножении двоичных чисел формируются частичные произведения, сдвигаются и суммируются. Сравним результаты умножения чисел A и B в двоичной и десятичной СС. Для этого преобразуем результат умножения в десятичную систему счисления:

Они совпадают и равны .

1.2 Задание на проектирование к теме 1

Описать принцип построения и разработать логическую схему матричного умножителя четырехразрядных двоичных чисел. Разработать логическую схему суммирующего четырехразрядного недвоичного счетчика на JK-триггерах с коэффициентом пересчета  заданным в таблице 2. В принципиальной электрической схеме устройства использовать двоичный счетчик. Разработать в основном базисе логическую схему четырехразрядного двоичного сумматора с параллельным переносом. Разработать принципиальную электрическую схему устройства умножения по заданной структурной схеме (рисунок 1) на микросхемах схемотехники КМОП, серии которых указаны в таблице 2.

Таблица 2Исходные данные для проектирования устройства умножения двоичных чисел

Номер варианта

Значение числа A (P=10)

Значение числа B (P=10)

Серии 

микросхем

1

2

3

1.1

6

1594, 5564

1.2

1554, 1564

1.3

7

1594, 5564

1.4

13

1554, 1564


Окончание таблицы 2

1

2

3

1.5

9

1594, 5564

14

1.6

1554, 1564

15

1.7

1594, 5564

9

1.8

3

1554, 1564

11

1.9

1594, 5564

12

1.10

14

1554, 1564

13

Описать работу принципиальной электрической схемы устройства в течение одного периода сигнала синхронизации  при умножении заданных в таблице 2 чисел A и B. Пример оформления задания к теме1 приведен в приложении Б.

1.3 Назначение и принцип построения матричных умножителей двоичных чисел

Умножителем называется комбинационное цифровое устройство, формирующее на выходе число Q, равное произведению входных двоичных чисел A и B [9, 10].

Условное графическое обозначение умножителя представлено на рисунке 3.

Рисунок 3Условное графическое обозначение умножителя


Предполагается, что числа A, B и Q представлены в двоичной позиционной системе счисления. При этом, если число A имеет n двоичных разрядов (, ,, ), число B имеет m двоичных разрядов (, ,, ), то для представления максимального значения произведения  требуется n+m двоичных разрядов числа Q (, ,, ). Каждый разряд произведения является логической (переключательной) функцией аргументов , ,,  и , ,, , значения которого можно найти из таблиц умножения либо путем выполнения умножения для заданных значений аргументов. Однако прямой логический синтез схемы умножителя, основанный на представлении функции выражениями в булевой алгебре, ввиду громоздкости неэффективен. Исключения составляют простейшие случаи перемножения одноразрядных или двухразрядных двоичных чисел. Поэтому на практике используют методы синтеза, основанные на разложении операции умножения на последовательность простейших арифметических действий с одноразрядными числами. Полагая, что в двоичном представлении значения чисел A и B определяются выражениями

и  (1)

произведение  можно записать в форме двойной суммы

(2)

Группируя члены с одинаковыми весовыми коэффициентами , преобразуем (2) к виду

(3)


Из полученной формулы
(3) видно, что для вычисления значения k-го разряда произведения необходимо выполнить совокупность произведений одноразрядных чисел (,), для которых сумма индексов i + j = k. Затем надо последовательно складывать эти произведения. При добавлении к сумме новых слагаемых возможно появление переноса в следующий k + 1-й разряд. Поэтому при нахождении k-го разряда произведения нужно к сумме членов (,) добавить все переносы, получаемые при сложении аналогичных членов для предыдущего k  1 разряда.

Порядок, в котором производится сложение произведений () и переносов из предыдущего разряда значения не имеет.

Указанные действия мы выполняем, производя перемножение двоичных чисел на бумаге. Так, вычисляя произведение десятичных чисел 3) делаем следующую запись:

Штриховой линией обведены произведения (), для которых сумма индексов i + j = 4. В результате сложения этих произведений получаем значение 1. Однако после прибавления переноса из предыдущего третьего разряда  четвертый разряд результата  принимает значение 0 и формируется перенос в следующий пятый разряд .

Арифметическое перемножение одноразрядных чисел () реализуется конъюнктором, поскольку логическое умножение совпадает с арифметическим.

В качестве элементарной ячейки умножителя используют устройство, показанное на рисунке 4, а.

Рисунок 4Элементарная ячейка умножителя. Логическая схема (а) и символическое обозначение (б)

Операция, реализуемая такой ячейкой, задается выражением ab + c + d, где a, b, c и dодноразрядные двоичные числа. Результат, получаемый на выходе ячейки, представляется одноразрядной частичной суммой S и переносом C.

Из выражения (2) видно, что для нахождения произведения  требуется получить mn одноразрядных произведений (aibj), по одному для каждой возможной комбинации индексов i, j. Именно столько элементарных ячеек требуется для построения умножителя. Для наглядности представления структуры умножителя элементарные ячейки на структурной схеме целесообразно изображать в символической форме, как показано на рисунке 4, б. Поскольку такое обозначение содержит в явной форме сомножители ai, bj, участвующие в операции, реализуемой ячейкой, то связи, предназначенные для подведения к ячейкам этих сомножителей, можно на структурной схеме умножителя не обозначать.


Один из вариантов структурной схемы умножителя для m = n = 4 показан на рисунке 5.

Рисунок 5Умножитель четырехразрядных двоичных чисел. Схема электрическая структурная

Каждый горизонтальный ряд элементарных ячеек выполняет умножение числа A на один из разрядов множителя B и суммирует полученное произведение с результатом аналогичной операции, реализуемой предыдущим (верхним) рядом. При этом частичная сумма с выходов элементарных ячеек верхнего ряда поступает на входы d элементарных ячеек следующего за ним ряда. Входы c использованы для приема переноса, возникающего при сложении произведений (aibj).

В результате сдвига вправо элементов каждого следующего горизонтального ряда по отношению к предыдущему на одну позицию в каждом столбце элементов сумма индексов сомножителей ai, bj, совпадает с номером к столбца и индексом разряда qk произведения, формируемого в этом столбце.

На суммирующие входы d самого верхнего горизонтального ряда элементов и на входы переноса c крайних левых элементов в каждом ряду подают нули. При этом на выходах элементов верхнего ряда формируется (n + 1) разрядная частичная сумма S0 = Ab0. Младший разряд частичной суммы S0 является младшим разрядом q0 произведения AB, поскольку других произведений кроме a0b0, сумма индексов которых равна 0, нет. Более старшие разряды частичной суммы S0 складываются во втором ряду элементарных ячеек с произведением Ab1, формируя на выходах следующую частичную сумму S1, младший разряд которой является вторым по старшинству разрядом произведения q1. Аналогично формируются частичные суммы S2, S3, причем значение частичной суммы S3 определяет старшие разряды произведения (q3,,q7).

Умножитель, построенный по схеме на рисунке 5, можно использовать как секцию умножителя с более высокой разрядностью.

Для определения быстродействия умножителя следует вычислить суммарное время выполнения операции умножения, которое определяется длиной критического пути прохождения сигнала со входа на выход. Для простоты длина критического пути оценивается максимальным числом элементарных ячеек, которые сигнал должен пройти от входного нулевого разряда сомножителя до старшего разряда результата. Для схемы, показанной на рисунке 5, длина критического пути в общем случае составляет n + 2 (m - 1) и, следовательно, равна 10.

Таким образом, для определения суммарной задержки распространения сигнала в умножителе, необходимо определить задержку распространения сигнала в элементарной ячейке и умножить на длину критического пути. Задержка распространения сигнала в элементарной ячейке умножителя определяется суммой среднего времени задержки распространения сигнала в конъюнкторе и одноразрядном сумматоре.

Исходя из вышесказанного, суммарное среднее время задержки распространения сигнала в умножителе можно определить по формуле


(4)

где  –среднее время задержки распространения сигнала одного конъюнктора, нс;

 –среднее время задержки распространения сигнала одноразрядного сумматора, нс.

1.4 Методические указания по разработке разделов проекта к теме  1

Синтез заданного счетчика выполните по методике, приведенной в приложении А.

Логическую схему четырехразрядного двоичного сумматора разработайте в основном базисе. Для этого на основании логических функций (5), (7) и (8) запишите логические функции для выходов суммы S0S3 и переноса C1C4. Логическую схему вычертите в формате А3 и выполните указания раздела 5.

Как отмечалось выше, прямой логический синтез умножителя на практике не используется. Поэтому на основании структурной схемы умножителя (рисунок 5) и логической схемы секции умножителя при n = 4, m = 2 (рисунок 6) разработайте логическую схему умножителя четырехразрядных двоичных чисел при n = 4, m = 4.

Рисунок 6Логическая схема секции умножителя при n = 4, m = 2

В логической схеме используйте четырехразрядные двоичные сумматоры. Для передачи переноса от одной элементарной ячейки к другой в каждом ряду структурной схемы умножителя (рисунок 5) в сумматорах имеются внутренние связи. На рисунке 6 указаны обозначения входных и выходных сигналов в соответствии со структурной схемой умножителя (рисунок 5).

Логическую схему вычертите в формате А4. На логической схеме обозначьте входные и выходные сигналы в соответствии с рисунками 5 и 6. Все надписи и обозначения сигналов выполните чертежным шрифтом 5.

Принципиальную электрическую схему устройства умножения разработайте на выбранных микросхемах на основе заданной структурной схемы (рисунок 1) и разработанной логической схемы умножителя. Принципиальную схему вычертите в формате А2 и выполните указания раздела 4 данных методических указаний.


2 ТЕМА № 2. УСТРОЙСТВО СУММИРОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ

2.1 Описание принципа работы заданной структурной электрической схемы устройства суммирования двоичных чисел

Структурная электрическая схема устройства суммирования двоичных чисел представлена на рисунке 7.

Рисунок 7Устройство суммирования двоичных чисел. Схема электрическая структурная

Рассмотрим назначение узлов, входящих в структурную схему устройства.

Четырехразрядный двоичный сумматор с параллельным переносом Y3 предназначен для суммирования четырехразрядных двоичных чисел A и B, представленных разрядами a3a0 и b3b0. На выходе сумматора формируется четырехразрядная сумма S, представленная разрядами s3s0, а также перенос C в пятый разряд.

Работа устройства синхронизируется тактовыми импульсами UС, причем ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации, суммированиепри низком уровне сигнала синхронизации, а вывод результатапо положительному перепаду.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 8.

Рисунок 8Временная диаграмма, поясняющая процесс функционирования устройства

В момент времени t1 по отрицательному перепаду тактового импульса UС начинается ввод слагаемых. К моменту времени t2 ввод заканчивается и начинается суммирование. К моменту времени t3 суммирование заканчивается, и по положительному перепаду сигнала синхронизации UС результат суммирования записывается в регистр Y4 и триггер переноса Y5.

При подаче низкого уровня напряжения на вход  (рисунок 7) устройство сбрасывается в исходное нулевое состояние.

Рассмотрим пример суммирования двоичных чисел, заданных в шестнадцатеричной системе счисления4).

Например, А = F(16) и B = 2(16). Переведем заданные числа в двоичную систему счисления и выполним суммирование


a3

a2

a1

a0

A

=

+

B

=

b3

b2

b1

b0

A+B

=

C

s3

s2

s1

s0

Таким образом, полный результат суммирования А + В = 11(16), так как имеется перенос C в пятый разряд.

2.2 Задание на проектирование к теме 2

Описать принцип построения и разработать в базисе И-НЕ логическую схему четырехразрядного двоичного сумматора с параллельным переносом. Разработать логическую схему суммирующего четырехразрядного недвоичного счетчика на JK-триггерах с коэффициентом пересчета Kпер, заданным в таблице 3. В принципиальной электрической схеме устройства суммирования использовать двоичный счетчик. Разработать принципиальную электрическую схему устройства суммирования по заданной структурной схеме (рисунок 7) на микросхемах схемотехники КМОП, серии которых указаны в таблице 3.

Таблица 3Исходные данные для проектирования устройства суммирования двоичных чисел

Номер варианта

Значение числа A (P=16)

Значение числа B (P=16)

Серии 

микросхем

К пер

2.1

E

7

1594, 5564

15

2.2

C

8

1554, 1564

14

2.3

D

E

1594, 5564

13

2.4

E

1554, 1564

12

2.5

B

1594, 5564

11

2.6

A

C

1554, 1564

9

2.7

D

7

1594, 5564

13

2.8

E

8

1554, 1564

12

2.9

B

E

1594, 5564

11

2.10

F

B

1554, 1564

9


Описать работу принципиальной электрической схемы устройства суммирования в течение одного периода сигнала синхронизации UC при суммировании заданных в таблице 3 чисел A и B.

2.3 Назначение и принцип построения четырехразрядных двоичных сумматоров с параллельным переносом

Основной операцией при выполнении арифметических действий в современных цифровых системах является сложение. Поэтому основным блоком операционных устройств обычно является сумматор, который используется также для вычитания, умножения, деления, преобразования чисел в дополнительный код, кодс избытком 3 и в ряде других операций [7, 8, 9].

Суммирование многоразрядных двоичных чисел производится путем их поразрядного сложения с переносом между разрядами. Поэтому основным узлом многоразрядных сумматоров является комбинационный одноразрядный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел ai, bi и переноса из соседнего младшего разряда ci, образуя на выходах значение суммы Si и переноса в старший разряд Ci+1.

Условное графическое обозначение одноразрядного двоичного сумматора приведено на рисунке 9.

Рисунок 9Условное графическое обозначение одноразрядного сумматора

В таблице 4 приведена таблица истинности одноразрядного сумматора.


Таблица 4Таблица истинности одноразрядного сумматора

ai

bi

ci

Si

Ci+1

0

0

0

0

1

1

1

1

Логические функции для выходов Si и Ci+1 одноразрядного сумматора, записанные в СДНФ по данным таблицы 4, после минимизации имеют вид

(5)

(6)

Как следует из выражения (5), функцию Si удобно реализовать с помощью двух логических элементов Исключающее ИЛИ, которые часто называют полусумматорами. Функциональная схема одноразрядного сумматора на основе двух полусумматоров показана на рисунке 10.

Рисунок 10Функциональная схема одноразрядного сумматора на основе двух полусумматоров


Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор. На рисунке 11 приведена функциональная схема четырехразрядного параллельного сумматора с последовательным переносом.

В ее младшем разряде также используется полный одноразрядный сумматор. При этом наличие входа переноса C0 позволяет рассматривать схему как четырехразрядную секцию сумматора с большой разрядностью. Такая секция может быть реализована в виде микросхемы.

Существенным недостатком сумматоров с последовательным переносом является большая задержка () выходного сигнала Cn в цепи переноса, связанная с его последовательным прохождением через все одноразрядные сумматоры, каждый из которых имеет задержку переноса tc. В результате tCn = ntc, а задержка образования n-го разряда суммы tSn = tS + ( 1) tC, где tS задержка суммы одноразрядного сумматора. При числе разрядов n > 48 времена tSn, tCn оказываются весьма значительными, поэтому для повышения быстродействия в сумматорах обычно применяют ускоренные способы формирования переноса.

Наиболее часто используется одновременное (параллельное) формирование переноса для нескольких разрядов. При этом вводятся вспомогательные функции генерации переноса  и распространения переноса .Тогда выражение (6) можно представить в следующем виде

(7)

Рисунок 11Функциональная схема четырехразрядного параллельного сумматора с последовательным переносом

Из выражения (7) следует, что сигнал переноса на выходе i-го разряда генерируется самим разрядом (Gi = 1) при ai = bi = 1 независимо от результата переноса из соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов. Однако, если только один из сигналов ai, bi равен единице, то перенос в следующий разряд будет иметь место только при наличии переноса из предыдущего разряда (Pi = 1, ci = 1). В этом случае  Именно этот случай будет реализован, если значения функций Gi, Pi снимать с выходов первого полусумматора схемы, показанной на рисунке 10.

Таким образом, сигналы переноса в каждом разряде формируются одновременно в соответствии с выражением (7):

В обобщенном виде получаем:

(8)

Для образования переносов C1, C2,, Ci+1 необходимо предварительно получить функции Pi, Gi для каждого разряда. Как видно из выражения (8), сложность функций и, соответственно, схем формирования переноса Ci+1 быстро возрастает при увеличении числа разрядов i. Поэтому данный способ используется при .

Устройство, реализующее функции (8), называют схемой ускоренного переноса (СУП). На функциональных схемах его обозначают символом GRP.

Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом показана на рисунке 12.

На рисунке 12 изменено условное графическое обозначение одноразрядных сумматоров, так как от них выход переноса Ci+1 не требуется, достаточно одного выхода суммы S. Для реализации ускоренного переноса в одноразрядные сумматоры необходимо ввести дополнительные логические элементы для формирования сигналов Gi, Pi в соответствии с выражением (7).


Рисунок 12Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом

2.4 Методические указания по разработке разделов проекта к теме  2

Логическую схему четырехразрядного двоичного сумматора с параллельным переносом постройте в базисе И-НЕ.

Для этого на основании логических функций (5) и (8) запишите логические функции для выходов суммы S0S3 и переноса C1C4 и преобразуйте их в базис И-НЕ. При этом для каждого сигнала переноса отдельно запишите выражения для сигналов генерации переноса G0G3 и распространения переноса P0P3. Пример приведен в [9]. Логическую схему вычертите в формате A3 и выполните указания раздела 5.


Синтез недвоичного счетчика с заданным коэффициентом пересчета выполните по методике, приведенной в приложении А.

Принципиальную электрическую схему устройства суммирования разработайте на выбранных микросхемах на основе заданной структурной схемы (рисунок 7) и разработанной логической схемы сумматора. Принципиальную электрическую схему вычертите в формате А2 и выполните указания раздела 5.

3 ТЕМА № 3. УСТРОЙСТВО СДВИГА ДВОИЧНЫХ ЧИСЕЛ

3.1 Описание принципа работы заданной структурной электрической схемы устройства сдвига двоичных чисел

Операция сдвига широко используется в современной вычислительной технике для реализации умножения, деления, нормализации двоичных чисел с плавающей точкой и т.д.

Структурная электрическая схема устройства сдвига двоичных чисел представлена на рисунке 13.

Рисунок 13Устройство сдвига двоичных чисел. Схема электрическая структурная


Рассмотрим назначение узлов, входящих в структурную электрическую схему устройства.

Комбинационный программируемый сдвигатель Y4 предназначен для логического сдвига влево или вправо без округления четырехразрядного двоичного числа X, представленного разрядами x0x1x2x3. На выходе сдвигателя формируется 10-разрядное слово Y, представленное разрядами y6, y5,, y0, y-1, y-2, y-3.

Счетчик Y1 предназначен для параллельного ввода четырехразрядного числа X.

Триггер Y2 предназначен для ввода управляющего сигнала D, определяющего направление сдвига (D=0 означает сдвиг влево, = 1сдвиг вправо).

Регистр Y3 предназначен для параллельного ввода управляющих сигналов S0 и S1, определяющих шаг сдвига. Например, если S1 = 0, S0 = 1, то выполняется сдвиг на один разряд.

Регистр Y5 предназначен для параллельного вывода результата сдвига, который представляет собой 10-разрядное слово.

Загрузка числа X и управляющих сигналов D, S0, S1, а также вывод результата сдвига синхронизируется тактовыми импульсами UС. Причем ввод осуществляется по отрицательным фронтам тактовых импульсов, а вывод результата сдвигапо положительным.

Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 14.

Рисунок 14 – Временная диаграмма, поясняющая процесс функционирования устройства


В момент времени t1 по отрицательному фронту тактового импульса начинается ввод числа X в счетчик Y1 и управляющих сигналов в триггер Y2 и регистр Y3 (рисунок 13). К моменту времени t2 ввод заканчивается и начинается процесс сдвига в сдвигателе Y4.

Этот процесс в худшем случае завершается к моменту времени t3. Затем по положительному фронту тактового импульса результат сдвига записывается в регистр Y5 и т.д.

При подаче низкого уровня напряжения на вход  (рисунок 13) устройство сбрасывается в исходное нулевое состояние.

Рассмотрим пример логического сдвига влево без округления на два разряда для двоичного числа5) X=11012.

x3

x2

x1

x0

0

 до сдвига

0

 после сдвига

y6

y5

y4

y3

y2

y1

y0

y

y

y

Из примера следует, что сдвигаемые цифры сохранены (сдвиг без округления) и произошло умножение исходного числа на 4.

3.2 Задание на проектирование к теме № 3

Описать принцип построения и разработать логическую схему комбинационного программируемого сдвигателя четырехразрядных двоичных чисел без округления в базисе И-НЕ. Разработать логическую схему суммирующего четырехразрядного недвоичного счетчика на JK-триггерах с коэффициентом пересчета Кпер, заданным в таблице 5. В принципиальной электрической схеме устройства использовать двоичный счетчик. Разработать принципиальную электрическую схему устройства сдвига по заданной структурной схеме (рисунок 13) на микросхемах схемотехники КМОП, серии которых указаны в таблице 5.


Таблица 5Исходные данные для проектирования устройства логического сдвига двоичных чисел

Номер варианта

Значение числа X (P=2)

Направление сдвига

Шаг сдвига

Серии микросхем

К пер

3.1

1010

влево

2

1594, 5564

11

3.2

0101

вправо

2

1554, 1564

9

3.3

0011

вправо

3

1594, 5564

12

3.4

1011

влево

2

1554, 1564

15

3.5

0111

влево

3

1594, 5564

13

3.6

1110

вправо

3

1554, 1564

14

3.7

1011

влево

3

1594, 5564

12

3.8

1010

вправо

3

1554, 1564

11

3.9

1000

влево

2

1594, 5564

13

3.10

0010

вправо

2

1554, 1564

14

Описать работу принципиальной электрической схемы устройства в течение одного периода сигнала синхронизации UC при сдвиге числа X. Значение числа X, направление и шаг сдвига заданы в таблице 5.

3.3 Назначение и принцип построения комбинационных программируемых сдвигателей

Операция сдвига заключается в смещении двоичного слова влево или вправо по разрядной сетке на заданное число разрядов [8, 9].

В современной вычислительной технике сдвиг является одним из основных видов обработки информации. Он может реализовываться как составная часть других операций (умножение, деление, нормализация и др.).

Поэтому даже в самых ранних ЭВМ использовались так называемые сдвигающие регистры. Такие регистры применяются и в новейших машинах, но наряду с ними стали использоваться и комбинационные многоразрядные программируемые сдвигатели. Дело в том, что в сдвигающих регистрах время сдвига прямо пропорционально величине (шагу) сдвига, поскольку в них на каждом такте осуществляется сдвиг только на один разряд. Комбинационные устройства по своей природе являются однотактными. Время сдвига информации в таких устройствах не зависит от величины сдвига. Естественно, что их реализация сопровождается значительными аппаратурными затратами.

Различают четыре вида сдвигов: логический, арифметический, редакторский и циклический.

При логическом сдвиге смещаются все биты слова, включая знаковый. Высвобождающиеся разряды сетки заполняются нулями независимо от направления сдвига.

При арифметическом сдвиге смещаются только значащие цифры слова. При сдвиге вправо высвобождающиеся разряды заполняются знаковой цифрой, а при сдвиге влевонулями. В некоторых случаях шаг сдвига влево не должен превышать количество незначащих цифр между знаковым разрядом и первой значащей цифрой. В противном случае происходит переполнение разрядной сетки, что должно индицироваться в устройстве специальным осведомительным сигналом.

Обычно при логическом и арифметическом сдвигах величина шага сдвига не превышает qmax = n  1 (где nразрядность сдвигаемого слова), так как в противном случае ни одна цифра сдвигаемого слова не останется в начальной разрядной сетке, что, как правило, не имеет смысла при обработке реальной информации.

Арифметический и в некоторой степени логический сдвиг на q разрядов влево равносилен умножению исходного слова на величину 2q; аналогично соответствующий сдвиг вправо равносилен делению исходного слова на эту же величину.

При редакторском сдвиге высвобождающиеся разряды слова заполняются любой, нужной пользователю информацией.

При циклическом сдвиге разрядная сетка условно замыкается в кольцо и, таким образом, сдвигаемое слово перемещается по этому кольцу. При сдвиге вправо высвобождающиеся старшие разряды автоматически заполняются младшими цифрами слова, а при сдвиге влево высвобождающиеся младшие разрядыстаршими цифрами слова. Циклический сдвиг интересен тем, что он обеспечивает любое положение слова в кольце только при одностороннем сдвиге.

Сдвигателем называется комбинационное цифровое устройство, реализующее операцию сдвига над исходным двоичным словом в соответствии с заданным типом, направлением и шагом сдвига. При разрядности сдвигаемого слова n сдвигатель должен иметь n информационных и 1 + log2n управляющих входов, а также = 3 2 информационных выходов (в некоторых частных случаях число выходов может быть меньше).

Рассмотрим работу четырехразрядного сдвигателя, осуществляющего логические сдвиги в любую сторону с сохранением выдвигаемых цифр (часто такой сдвигатель называют сдвигателем без округления чисел). Ограничения на разрядность сдвигателя и вид сдвигов упрощают рассмотрение затронутых вопросов, не приводя к существенному уменьшению общности результатов.

Условное графическое обозначение сдвигателя приведено на рисунке 15 и представляет собой прямоугольник с аббревиатурой SH (от англ. shifter) во внутреннем поле. Входное нижнее поле выделено для приема управляющих сигналов, определяющих направление (D = 0 обозначает сдвиг влево, D = 1вправо) и шаг сдвига (S0, S1). Например, при S1 = 1, S0 = 0сдвиг на два разряда.

Рисунок 15Условное графическое обозначение сдвигателя


Описание сдвигателя в содержательных терминах дает возможность построить его сокращенную таблицу истинности. Полная таблица истинности имела бы семь логических аргументов (x3, x2, x1, x0, D, S1, S0), десять функций (y6, y5, y4, y3, y2, y1, y0, y, y, y) и была очень громоздкой и плохо обозримой. Таблицу можно значительно сократить, если аргументы x3, x2, x1, x0 вывести из левой ее части и ввести в рабочие поля правой части вместо единиц, так, как это сделано в таблице 6.

Таблица 6Табличное описание матричного сдвигателя

Логические аргументы (управл. сигналы)

Логические функции (выходное слово)

Направление сдвига

Величина сдвига

Сдвиг влево

Прямая передача

Сдвиг вправо

D

S1

S0

y6

y5

y4

y3

y2

y1

y0

y

y

y

0

x3

x2

x1

x0

0

0

0

x3

x2

x1

x0

0

0

0

x3

x2

x1

x0

0

X

0

x3

x2

x1

x0

0

1

0

x3

x2

x1

x0

0

1

0

x3

x2

x1

x0

0

1

0

x3

x2

x1

x0

ПримечаниеD = Xнеопределенное значение (0 или 1), поскольку при нулевом шаге понятие «направление сдвига» теряет смысл.

Данные таблицы 6 дают возможность перейти к логико-математическому описанию сдвигателя:

(9)

Система функций (9) позволяет построить функциональную схему сдвигателя, но она получится неструктурированной, плохо обозримой. Для того чтобы схема лучше читалась (а в дальнейшемлегче тестировалась), структурируем ее путем выделения в ней управляющего дешифратора и сдвигающей (управляемой) матрицы конъюнкторов, для чего введем новые обозначения:

(10)

Подставив соотношения (10) в систему (9), получим


(11)

Структурированная система логических функций (10), (11) позволяет построить структурную и функциональную схему сдвигателя (рисунок 16).

Анализ функциональной схемы показывает, что сдвигатели матричного типа обладают весьма высоким быстродействием, которое оценивается величиной 2tзд. р. ср. ЛЭ, так как сдвигаемая информация проходит только через одну ступень сдвига (отсюда и их названиеодноступенчатые).


Рисунок 16Комбинационный программируемый сдвигатель. Схема электрическая структурная (а) и функциональная (б)


3.4 Методические указания по разработке разделов проекта к теме  3

Логическую схему комбинационного программируемого сдвигателя разработайте в базисе И-НЕ. Для этого преобразуйте в базис И-НЕ логические функции (10) и (11). Логическую схему вычертите в формате А3 на основе заданной функциональной схемы (рисунок 16) и выполните указания раздела 5.

Синтез недвоичного счетчика с заданным коэффициентом пересчета выполните по методике, приведенной в приложение А.

Принципиальную электрическую схему устройства сдвига разработайте на выбранных микросхемах на основе заданной структурной схемы (рисунок 13) и разработанной логической схемы сдвигателя. Принципиальную электрическую схему вычертите в формате А2 и выполните указания раздела 5.

4 ТЕМА4. ЦИФРОВОЕ УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ

4.1 Варианты заданий на проектирование к теме  4

В соответствии с номером варианта разработать цифровое устройство обработки данных, выполняющее заданные функции:

Вариант4.1

  •  прием по шине параллельной передачи данных восьмиразрядного двоичного кода;
  •  формирование разряда четности;
  •  хранение девятиразрядного двоичного кода (девятый разряд четности);
  •  выдача девятиразрядного кода на линию последовательной передачи данных младшими разрядами вперед.


Вариант4.2

  •  прием по шине параллельной передачи данных девятиразрядного двоичного кода;
  •  проверка принятой информации на четность со световой индикацией ошибки;
  •  хранение информационных разрядов;
  •  выдача восьмиразрядного кода на шину параллельной передачи данных.

Вариант4.3

  •  прием по линии последовательной передачи данных девятиразрядного двоичного кода младшими разрядами вперед (девятый разрядразряд нечетности);
  •  проверка принятой информации на нечетность со световой индикацией ошибки;
  •  хранение информационных разрядов;
  •  выдача восьмиразрядного двоичного кода на линию параллельной передачи данных.

Вариант4.4

  •  прием по линии последовательной передачи данных двух четырехразрядных двоичных кодов (последовательно);
  •  хранение принятой информации;
  •  сравнение четырехразрядных двоичных кодов;
  •  индикация большего четырехразрядного двоичного числа;
  •  хранение результата;
  •  выдача на шину параллельной передачи данных большего кода.

Вариант4.5

  •  прием по шине параллельной передачи данных двух четырехразрядных двоичных кодов (последовательно);
  •  хранение принятой информации;
  •  сравнение четырехразрядных двоичных кодов;
  •  индикация меньшего четырехразрядного двоичного кода;
  •  хранение результата;
  •  выдача на линию последовательной передачи данных меньшего двоичного кода.

4.2 Задание на проектирование к теме  4

Разработать и описать структурную электрическую схему устройства обработки данных, выполняющего заданные функции. Разработать логическую схему блока управления на основе распределителя импульсов. Описать назначение и принцип построения устройств контроля по модулю 2 (варианты 4.14.3) или компараторов (варианты 4.4 и 4.5). Выбрать микросхемы схемотехники КМОП серий 1564, 1554, либо 1594, 5564 для реализации узлов устройства. Описать выбранные микросхемы (привести их условные графические обозначения, таблицы состояний, указать выполняемые функции и режимы работы). Разработать принципиальную электрическую схему устройства обработки данных и временные диаграммы работы. Описать работу принципиальной электрической схемы устройства обработки данных в течение одного периода сигнала синхронизации . Пример оформления задания к теме4 приведен в приложении Б.

4.3 Методические указания по разработке разделов проекта к теме  4

При разработке структурной электрической схемы цифрового устройства обработки данных и временных диаграмм, поясняющих работу устройства, следует изучить пример к варианту 4.5, приведенный в приложении Е.

В качестве блока управления использовать распределитель импульсов, построенный на основе счетчика и дешифратора [9]. В вариантах 4.1, 4.2 и 4.3 в подразделе 2.1 описать назначение и принцип построения устройств контроля по модулю 2 [9]. В вариантах 4.4 и 4.5 в подразделе 2.1 описать назначение и принцип построения компараторов [9]. Структурную электрическую схему цифрового устройства обработки данных и логическую схему распределителя импульсов вычертите в формате А4, а принципиальную электрическую схемув формате А2 и выполните указания раздела 5 данных методических указаний.

5 СОДЕРЖАНИЕ КУРСОВОГО ПРОЕКТА

Курсовой проект должен иметь следующие разделы:

Введение.

1 Описание принципа работы заданной структурной электрической схемы устройства

Теоретическое обоснование и логическое проектирование узлов устройства

Анализ и выбор элементной базы

Разработка и описание принципиальной электрической схемы устройства для фиксированного состояния

Расчет быстродействия и потребляемой мощности

Заключение

Литература

Приложение А Логическая схема основного узла устройства

Приложение Б Перечень элементов

Содержание

Во введении курсового проекта следует обосновать актуальность темы, привести примеры использования проектируемого устройства.

В первом разделе курсового проекта следует описать принцип работы заданной или разработанной (для темы 4) структурной электрической схемы устройства. Необходимую информацию можно найти в разделах 14 данных методических указаний.

Во втором разделе курсового проекта необходимо подробно рассмотреть назначение и принцип построения заданных узлов, а затем разработать их логические схемы. Необходимую информацию можно найти в рекомендованной литературе, либо в разделах 14 данных методических указаний, которую следует взять за основу.

В третьем разделе курсового проекта необходимо провести анализ и выбор элементной базы, используя [11], приложения А, Б и В, а также другую справочную литературу и сеть Internet. Вначале необходимо указать требования, которым должны удовлетворять микросхемы (разрядность, тип входа синхронизации, требуемый режим работы и т.д.) Затем следует выбрать микросхемы в заданных сериях схемотехники КМОП, необходимые для построения принципиальных электрических схем основного узла устройства, а также вспомогательных узлов, обеспечивающих ввод и вывод информации. Для выбранных микросхем необходимо привести условное графическое обозначение, цоколевку, таблицу истинности (состояний), краткое описание, а также основные статические и динамические параметры в виде общей таблицы.

Пример заполнения таблицы с электрическими параметрами выбранных микросхем для источника питания напряжением 5 В приведен в таблице 7.

Таблица 7Основные электрические параметры выбранных микросхем (пример заполнения)

Обозначение микросхемы

(VOL),

не более

(VOH),

не менее

(IIL),

не более

(IIH),

не более

(IOL),

не более

(IOH),

не более

(IСС),

не более

(tPLH),

не более

(tPHL),

не более

В

В

мкА

мкА

мА

мА

мкА

нс

нс

IN74HC08AN (ЭКР1564ЛИ1)

0,1

4,9

 1,0

1,0

4

 4

10

19

19

IN74AC00N (ЭКР1554ЛА3)

0,1

,9

 1,0

1,0

 24

40

,5

,0

Примечания

  1.  Напряжение питания5,0 В ± 10%.
  2.  Диапазон рабочих температурот минус 45 до плюс 85°С.
  3.  Максимальный потребляемый ток Iпот указан для выходного тока 

= 0 мкА.

  1.  Уровни выходных напряжений  и  указаны для 

выходного тока ≤ 50 мкА.


Следует помнить, что в разделе 3 и на принципиальной электрической схеме устройства (лист 1) следует приводить отечественное условное графическое обозначение выбранных микросхем по ГОСТ 2.743-91 ЕСКД (см. [11]).

В четвертом разделе курсового проекта необходимо разработать и описать принципиальную электрическую схему устройства на выбранных микросхемах. На принципиальной электрической схеме необходимо проставить номера выводов всех микросхем и их буквенно-позиционные обозначения по ГОСТ 2.710-81 ЕСКД. Кроме того, следует указать обозначения и уровни информационных и управляющих сигналов для фиксированного состояния схемы (см. таблицу с исходными данными и таблицы истинности (состояний) выбранных микросхем). Причем номер вывода следует указывать над линией, а уровень сигналапод линией, со сдвигом влево на 1 см (на входах), либо вправона выходах. Для подачи на управляющий вход микросхемы уровня логического нуля этот вход следует соединить с корпусом устройства, а для подачи уровня логической единицы следует использовать свободные инверторы, входы которых подключены к корпусу устройства (рисунок 17).

Номера выводов микросхем, на которые подается напряжение питания, указываются на свободном месте чертежа (слева от основной надписи).

Принципиальную электрическую схему устройства (лист 1) необходимо вычертить на чертежной бумаге в формате А2 с помощью компьютерных средств. Соединение микросхем выполнить на основе заданной структурной схемы и разработанной логической схемы основного узла. При наличии большого числа проводников, по которым передается однотипная информация, рекомендуется использовать шины, которые изображаются утолщенной линией. В шине необходимо указывать номера линий на входе и выходе, а также разрядность. Фрагмент принципиальной электрической схемы устройства умножения приведен на рисунке 17.

Рисунок 17Фрагмент принципиальной электрической схемы устройства (вариантов1.1)

При описании работы принципиальной электрической схемы устройства для фиксированного состояния необходимо указывать уровни информационных и управляющих сигналов, назначение каждой микросхемы с привязкой к структурной схеме устройства, требуемый режим работы и условия его обеспечения.

В пятом разделе курсового проекта необходимо определить быстродействие и среднюю потребляемую мощность. Для расчета быстродействия необходимо определить минимальный период и максимальную частоту тактовых импульсов. Для определения минимального периода необходимо просуммировать среднее время задержки распространения сигнала во всех узлах устройства, которые работают последовательно. При этом следует помнить, что минимальный период сигнала синхронизации  складывается из трех этапов: ввод исходных данных (), выполнение операции () и вывода результата (). Если же микросхемы соединены параллельно, то выбирают большую задержку. Необходимые для этого данные следует взять из таблицы с электрическими параметрами выбранных микросхем. Конечный результат расчета следует умножить на коэффициент равный 1,2 для учета скважности тактовых импульсов (скважность равна пяти). Затем следует определить максимальную частоту тактовых импульсов. Результат расчета указать в мегагерцах.

Для расчета средней потребляемой мощности необходимо просуммировать среднюю потребляемую мощность для всех микросхем, входящих в устройство. Необходимые данные следует взять из таблицы с электрическими параметрами выбранных микросхем. Среднюю потребляемую мощность следует определить расчетным путем по известной формуле. Результат расчета следует указать в милливаттах.

В заключении курсового проекта следует проанализировать результаты выполнения задания. При этом необходимо указать число и серию использованных микросхем, а также основные технические данные разработанного устройства (напряжение источника питания, среднюю потребляемую мощность, минимальный период и максимальную частоту тактовых импульсов).

Затем в пояснительной записке указывается список использованной литературы, составленный в алфавитном порядке по фамилиям авторов или по названиям (примером является список литературы данных методических указаний).

В приложениях приводятся разработанные логические схемы устройства, а также перечень элементов к принципиальной электрической схеме устройства (лист 1).

В конце пояснительной записки указывается содержание пояснительной записки (примером является лист «СОДЕРЖАНИЕ» данных методических указаний).

После рецензирования курсового проекта студенту следует внимательно изучить рецензию и замечания. При наличии замечаний необходимо выполнить работу над ошибками: 6)

а) если допущены ошибки в тексте пояснительной записки, на рисунках и т.д., то исправления следует выполнить на отдельных листах и поместить их после листов с ошибками.

Дополнительные листы следует нумеровать. Например, если дополнительные листы помещены после страницы 10, то им присваиваются номера 10а, 10б, и т.д.

Каждый дополнительный лист должен иметь наименование по типу «Работа над ошибками к странице 10», либо «Повторная работа над ошибками к странице 10»;

б) если допущены ошибки на принципиальной схеме, то чертеж с исправлениями ошибок следует выполнить заново в формате А2 и поместить сверху первого варианта. В верхней части чертежа поместить надпись «Работа над ошибками к листу 1», либо «Повторная работа над ошибками к листу 1»;

в) если допущены ошибки при переносе таблицы на следующую страницу, то следует сделать это в соответствии с требованиями СТП ВГКС 1.01-2005 ([5], 1.6);

г) листы с ошибками из распечатки и электронного варианта пояснительной записки удалять нельзя.


ЛИТЕРАТУРА

  1.  Микросхемы интегральные. Термины и определения : ГОСТ 17021-88 ЕСКД.Введ. 1990-01-01.М. : Изд-во стандартов, 1989.
  2.  Обозначения буквенно-позиционные в электрических схемах : ГОСТ 2.710-81 ЕСКД.Введ. 1983-01-01.М. : Изд-во стандартов, 1982.
  3.  Обозначения условные графические в электрических схемах. Элементы цифровой техники : ГОСТ 2.743-91 ЕСКД.Введ. 1993-01-01.М. : Изд-во стандартов, 1992.
  4.  Общие требования к текстовым документам : ГОСТ 1.105-95 ЕСКД.Введ. 1997-01-01.М. : Изд-во стандартов, 1996.
  5.  Стандарт предприятия. Курсовое и дипломное проектирование : СТП ВГКС 1.01-2005.Введ. 2005-01-01.Минск : ВГКС, 2004.с.
  6.  ИМС стандартной логики : информационно-справочный материал.Мн. : Полифакт, 2004.с.
  7.  Калабеков, Б. А. Цифровые устройства и микропроцессорные системы : учеб. для техникумов связи / Б. А. Калабеков.М. : Горячая линияТелеком, 2002.с.
  8.  Лысиков, Б. Г. Цифровая и вычислительная техника : учеб. / Б. Г. Лысиков.Минск : Экоперспектива, 2002.с.
  9.  Угрюмов, Е. П. Цифровая схемотехника : учеб. пособие для вузов.-е изд., перераб. и доп. / Е. П. Угрюмов.Спб. : БХВ-Петербург, 2005.с.
  10.  Фролкин, В. Т., Панов, Л. Н. Импульсные и цифровые устройства : учеб. пособие для вузов / В.Т. Фролкин.М. : Радио и связь, 1992.336 с.
  11.  Цифровые и микропроцессорные устройства :  Лабораторный практикум для студентов специальностей 2-45 01 03Сети телекоммуникаций, 2-45 01 02Системы радиосвязи, радиовещания и телевидения. В 4 ч. / сост. В. И. Богородов.Минск : ВГКС, 2009.Ч.1с; Ч.2с.
  12.  Цифровые интегральные микросхемы : справочник, 2-е изд., перераб и доп. / М. И. Богданович [и др.].Мн. : Беларусь, Полымя, 1996.с.
  13.  НИКТРУП «Белмикросистемы» [Электронный ресурс].. Режим доступа: http://www.bms.by.


ПРИЛОЖЕНИЕ А

(справочное)

Пример синтеза недвоичного счетчика на JK-триггерах

Методику синтеза недвоичного счетчика на JK-триггерах рассмотрим на примере синтеза логической схемы счетчика с коэффициентом пересчета Kпер = 10 при использовании карт Карно.

Необходимое число триггеров будет определяться как минимальное n, удовлетворяющее неравенству пер. В данном случае число триггеров n = 4.

В счетчике с коэффициентом пересчета Kпер = 10 десять состояний, причем каждый десятый импульс сбрасывает счетчик в нулевое состояние. Переход счетчика из текущего в следующее состояние связан с переключением триггеров. Для переключения триггеров в требуемые состояния на их входах J и K необходимы определенные уровни сигналов. В таблице А.1 показаны все возможные переходы состояний триггера и требуемые для этих переходов уровни сигналов на входах J и K. На основании таблицы А.1 в таблице А.2 указаны уровни сигналов на входах J и K, которые обеспечивают переходы счетчика в следующее состояние.

Таблица А.1Таблица переходов JK-триггера

Вид перехода

триггера

Уровни сигналов на входах

J

K

00

X

01

X

10

X

11

X

ПримечаниеЗнак «X» означает произвольный уровень сигнала (0 или 1).


Таблица А.2 Таблица переходов счетчика с коэффициентом пересчета Kпер = 10

Номер входного импульса

Текущее состояние

Следующее состояние

Уровни сигналов на входах триггеров

Q3

Q2

Q1

Q0

Q3

Q2

Q1

Q0

J0

K0

J1

K1

J2

K2

J3

K3

1

1

X

X

X

X

2

X

X

X

X

3

0

1

X

X

X

X

4

1

X

X

X

X

5

1

1

X

X

X

X

6

1

X

X

X

X

7

1

1

X

X

X

X

8

0

X

X

X

X

9

0

1

X

X

X

X

10

X

X

0

X

X

Пусть к моменту подачи первого импульса счетчик находился в состоянии 0000. Под действием этого импульса должно быть обеспечено новое состояние 0001 (таблица А.2). Следовательно, в триггере младшего разряда происходит переход вида 01, обеспечиваемый при следующих уровнях на информационных входах: J0 = 1, K0 = X. В остальных триггерах происходит переход вида 00, который обеспечивается уровнями J1 = 0, K1 = X, J2 = 0, K2 = X, J3 = 0, K3 = X. Эти значения занесены в клетки карт Карно для входов J и K всех триггеров, соответствующие состоянию счетчика 0000 (рисунок А.1). Пользуясь таблицей А.2, можно заполнить карты Карно для входов J и K всех триггеров счетчика. При этом следует помнить, что уровни сигналов на входах J и K являются логическими функциями текущего состояния триггеров и на картах Карно (рисунок А.1) под Q3, Q2, Q1, Q0 понимается текущее состояние счетчика, т.е. перед поступлением на вход счетчика очередного импульса. На картах Карно знаком «Ф» обозначены неопределенные значения функций возбуждения входов J и K, соответствующие лишним состояниям счетчика.


Рисунок А.1Карты Карно для счетчика с коэффициентом пересчета Kпер = 10


Продолжение рисунка А.1


Окончание рисунка А.1

Следует помнить, что при минимизации не полностью заданных логических функций произвольные и неопределенные значения функции можно доопределять с целью упрощения результата минимизации. Следовательно, на картах Карно при записи результата минимизации в МДНФ в замкнутые области следует объединять клетки, заполненные единицами, а также произвольными и неопределенными значениями логической функции.

По картам Карно запишем следующие выражения для функций возбуждения входов J и K всех триггеров счетчика в МДНФ


(А.1)

Логическая схема счетчика, построенная по логическим функциям (А.1), представлена на рисунке А.2.

Рисунок А.2Логическая схема счетчика на JK-триггерах с коэффициентом пересчета Kпер = 10

Работа счетчика (рисунок А.2) поясняется временными диаграммами, приведенными на рисунке А.3 (число входных импульсов N определяется по формуле = Kпер + 1).


Рисунок А.3Временные диаграммы работы недвоичного счетчика с коэффициентом пересчета Kпер = 10

Из временных диаграмм следует, что каждый десятый импульс сбрасывает счетчик в исходное нулевое состояние.

Синтез счетчика с заданным коэффициентом пересчета выполните по вышерассмотренной методике.


ПРИЛОЖЕНИЕ Б

(обязательное)

Примеры оформления заданий на курсовое проектирование к темам 14

Б.1 Пример оформления задания к варианту № 1.1

Учреждение образования «Высший государственный колледж связи»

(наименование высшего учебного заведения)

Факультет

электросвязи

«УТВЕРЖДАЮ»

Зав. кафедрой

ИВТ             /Б. Г. Лысиков/

«____» _______________2011 г.

ЗАДАНИЕ

по курсовому проектированию

Студентке

3 курса гр.ТЭ711 Н. В. Ивановой

1. Тема проекта

«Устройство умножения двоичных чисел» по дисци-

плине «Цифровые и микропроцессорные устройства», вариант 

№ 1.1.

2. Сроки сдачи студентом законченного проекта

01.04.2011 г.

3. Исходные данные к проекту

Множимое A = 14(10) = 1110(2). Множи-

тель B = 6(10) = 0110(2). Коэффициент пересчета счетчика Кпер = 12. 

Микросхемы схемотехники КМОП серий 1594 и 5564.

4. Содержание расчетно-пояснительной записки (перечень подлежащих разработке 

вопросов)

Введение.

1 Описание принципа работы заданной структурной электрической 

схемы устройства умножения двоичных чисел.

2 Теоретическое обоснование и логическое проектирование узлов 

устройства.

2.1 Назначение и принцип построения матричных умножителей 

двоичных чисел.

2.2 Разработка логической схемы недвоичного счетчика с коэффи-

циентом пересчета Кпер = 12.

2.3 Разработка логической схемы четырехразрядного двоичного 


сумматора с параллельным переносом в базисе И, ИЛИ, НЕ.

2.4 Разработка логической схемы матричного умножителя.

3    Анализ и выбор элементной базы.

4    Разработка  и  описание  принципиальной  электрической  схемы 

устройства.

5    Расчет быстродействия и потребляемой мощности.

Заключение.

Литература.

Приложение А Логическая схема четырехразрядного двоичного 

сумматора с параллельным переносом, в базисе И, ИЛИ, НЕ.

Приложение Б Логическая схема умножителя четырехразрядных 

двоичных чисел.

Приложение В Перечень элементов.

5. Перечень графического материала (с точным указанием обязательных чертежей и 

графиков)

Лист 1Устройство умножения  положительных двоич-

ных  чисел.  Схема  электрическая  принципиальная  (формат А2).

6. Консультанты по проекту (с указанием разделов проекта)

7. Дата выдачи задания

01.02.2011 г.

8. Календарный график работы над проектом на весь период проектирования (с ука-

занием сроков выполнения и трудоемкости отдельных этапов)

Неделя 1Введение. Раздел 1%.

Неделя 2, 3Раздел 2%.

Неделя 4, 5Раздел 3%.

Неделя 6, 7Раздел 4%.

Неделя 8Раздел 5. Заключение. Литература. Оформление поясни-

тельной записки%.

Руководитель

/В. И. Богородов/

 Подпись

Задание принял к исполнению

01.02.2011 г.                     /Н. В. Иванова/

(дата и подпись студента)


Б.2 Пример оформления задания к варианту № 2.1

Учреждение образования «Высший государственный колледж связи»

(наименование высшего учебного заведения)

Факультет

электросвязи

«УТВЕРЖДАЮ»

Зав. кафедрой

ИВТ             /Б. Г. Лысиков/

«____» _______________2011 г.

ЗАДАНИЕ

по курсовому проектированию

Студентке

3 курса гр.ТЭ711 И. Н. Иванову

1. Тема проекта

«Устройство суммирования двоичных чисел» по 

дисциплине «Цифровые и микропроцессорные устройства», 

вариант2.1.

2. Сроки сдачи студентом законченного проекта

01.04.2011 г.

3. Исходные данные к проекту

Слагаемое A = E(16) = 1110(2). Слагае-

мое B = 7(16) = 0111(2). Коэффициент пересчета счетчика Кпер = 15. 

Микросхемы схемотехники КМОП серий 1594 и 5564.

4. Содержание расчетно-пояснительной записки (перечень подлежащих разработке 

вопросов)

Введение.

1 Описание принципа работы заданной структурной электрической 

схемы устройства суммирования двоичных чисел.

2 Теоретическое обоснование и логическое проектирование узлов 

устройства.

2.1 Назначение и принцип построения матричных умножителей 

двоичных чисел.

2.2 Разработка логической схемы недвоичного счетчика с коэффи-

циентом пересчета Кпер = 15.


2.3 Разработка логической схемы четырехразрядного двоичного 

сумматора с параллельным переносом в базисе И-НЕ.

3    Анализ и выбор элементной базы.

4    Разработка  и  описание  принципиальной  электрической  схемы 

устройства.

5    Расчет быстродействия и потребляемой мощности.

Заключение.

Литература.

Приложение А Логическая схема сумматора четырехразрядных

двоичных чисел с параллельным переносом в базисе И-НЕ.

Приложение Б Перечень элементов.

5. Перечень графического материала (с точным указанием обязательных чертежей и 

графиков)

Лист 1Устройство суммирования двоичных чисел. Схема

электрическая принципиальная (формат А2).

6. Консультанты по проекту (с указанием разделов проекта)

7. Дата выдачи задания

01.02.2011 г.

8. Календарный график работы над проектом на весь период проектирования (с ука-

занием сроков выполнения и трудоемкости отдельных этапов)

Неделя 1Введение. Раздел 1%.

Неделя 2, 3Раздел 2%.

Неделя 4, 5Раздел 3%.

Неделя 6, 7Раздел 4%.

Неделя 8Раздел 5. Заключение. Литература. Оформление поясни-

тельной записки%.

Руководитель

/В. И. Богородов/

 Подпись

Задание принял к исполнению

01.02.2011 г.                     /И. Н. Иванов/

(дата и подпись студента)


Б.3 Пример оформления задания к варианту 3.1

Учреждение образования «Высший государственный колледж связи»

(наименование высшего учебного заведения)

Факультет

электросвязи

«УТВЕРЖДАЮ»

Зав. кафедрой

ИВТ             /Б. Г. Лысиков/

«____» _______________2011 г.

ЗАДАНИЕ

по курсовому проектированию

Студентке

3 курса гр.ТЭ712 И. Н. Иванову

1. Тема проекта

«Устройство сдвига двоичных чисел» по дисциплине

«Цифровые и микропроцессорные устройства», вариант2.1.