40168

АРИФМЕТИКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА

Лекция

Коммуникация, связь, радиоэлектроника и цифровые приборы

Представляют собой логическое комбинационное устройство предназначенное для выполнения операции арифметического сложения чисел представленных в виде двоичных кодов. 1 Сложение двух одноразрядных двоичных кодов. Функцию S называют функцией исключения ИЛИ или суммой по модулю два которую необходимо выполнить для суммирования двух двоичных одноразрядных кодов. 2 Сложение разрядов многоразрядных двоичных кодов.

Русский

2013-10-15

190 KB

13 чел.

14 АРИФМЕТИКО-ЛОГИЧЕСКИЕ УСТРОЙСТВА

     Арифметико-логические устройства (АЛУ) служат для реализации арифметических и логических операций по обработке информации ЭВМ.

14.1 Сумматоры

    Являются одними из основных узлов АЛУ. Представляют собой логическое комбинационное устройство, предназначенное для выполнения операции арифметического сложения чисел, представленных в виде двоичных кодов.

   Алгоритм сложения представляется таблицей истинности (табл.14.1).

1 Сложение двух одноразрядных двоичных кодов.

ФАЛ операции арифметического сложения:

.

Функцию S называют функцией исключения ИЛИ или суммой по модулю два, которую необходимо выполнить для суммирования двух двоичных одноразрядных кодов.

2 Сложение разрядов многоразрядных двоичных кодов. 

ФАЛ имеет следующий вид:

Для получения суммы двух старших разрядов необходимо сначала выполнить операцию исключающее ИЛИ над исходными слагаемыми x1 и x0 и затем еще одну операцию исключающее ИЛИ над результатом первой операции исключающее ИЛИ и сигналом переноса из предыдущего разряда. Для получения сигнала переноса также необходимо воспользоваться результатом операции исключающее ИЛИ над слагаемыми x1 и x0.

14.2 Классификация сумматоров

По числу выводов: полусумматоры, одноразрядные, многоразрядные.

Многоразрядные разделяются на последовательные и параллельные. Различают комбинационные сумматоры, не имеющие собственной памяти, и накапливающие сумматоры, снабженные собственной внутренней памятью, в которой аккумулируются результаты выполненной операции.

     По способу тактирования:  синхронные сумматоры; асинхронные сумматоры.

14.3 Двоичный сумматор

Двоичным сумматором называется устройство, предназначенное для сложения двух одноразрядных кодов, имеющее два входа и два выхода и формирующее из сигналов входных слагаемых сигналы суммы и переноса в старший разряд.

   ФАЛ операции исключающего ИЛИ преобразуем к базису И-НЕ:

.

   Техническая реализация данной формулы показана на рис.14.1 а, а на рис.14.б) – обозначение элемента, реализующего данную операцию.

Рис. 14.1 Схема реализации операции «Исключающее ИЛИ» (а);

Обозначение элемента, реализующего данную операцию (б)

14.4 Логическая  схема полусумматора

      Схема и обозначение полусумматора приведены на рис. 14.2 а, б.

а)                                        б)

Рис. 14.2 Схема полусумматора (а); Обозначение полусумматора (б)

    Время суммирования определяется временем выполнения операции исключающее ИЛИ.

,

где tзр  время задержки распространения элемента И-НЕ.

14.5 Одноразрядный сумматор

Одноразрядным сумматором называется устройство, предназначенное для сложения двух одноразрядных кодов, имеющее три входа и два выхода и

Рис. 14.3 Одноразрядный сумматор (а); Обозначение сумматора (б)

формирующее из сигналов входных слагаемых и сигнала переноса из младшего разряда сигналы суммы и переноса в старший разряд (рис.14.3).

   ФАЛ одноразрядного сумматора:

    Время суммирования в приведенной схеме также определяется временем выполнения операции исключающее ИЛИ.

.

            

               14.6 Многоразрядный сумматор параллельного действия

    Операции суммирования выполняются одновременно по всем разрядам исходных двоичных чисел. Приведенный на рис.14.4 четырехразрядный сумматор выполнен с использованием трех одноразрядных сумматоров и одного полусумматора. Разряды кодов слагаемых подаются на соответствующие входы сумматоров, выходы суммы которых подсоединяются к первым входам логических элементов И, используемых в качестве выходных ключей, на вторые входы которых подается сигнал Z, определяющий момент считывания результата. Выходной сигнал переноса сумматора нулевого разряда подается на вход переноса сумматора первого разряда и так далее. Для получения на выходе сигнала, равного реальной сумме входных кодов, необходимо, чтобы сигнал переноса последовательно сформировался на выходах сумматоров всех разрядов. Реальное время выполнения операции в данной схеме определяется последовательным переносом сигнала Р из разряда в разряд. Общее время формирования сигнала результата в рассматриваемой схеме:

,

где n  разрядность кодов слагаемых.

     Для исключения получения ложного результата на выходе схемы установлены элементы И. Сигнал Z на входах этих элементов должен появиться ранее, чем после последовательной передачи сигнала переноса по всем разрядом сумматоров.

                                        

14.7 Многоразрядный сумматор последовательного действия

    Данный сумматор выполнен на трех сдвиговых регистрах, Д-триггере и одноразрядном сумматоре рис.14.5. При этом выходы синхронизации одного из регистров и Д-триггера должны быть инверсны соответствующим входам двух оставшихся сдвиговых регистров. Регистры ДД1 и ДД2 служат для хранения кодов слагаемых и последовательной поразрядной подачи их на входы одноразрядного сумматора. Регистр ДД5 применяется для приема результата в последовательной форме.

Размещение кодов в разрядных схемах регистров отражено в табл.14.3.

Таблица 14.3 Размещение кодов в регистре

Разряд регистра

Q0

Q1

Qn-2

Qn-1

Qn

Записанное значение весового коэффициента

xn-1

xn-2

x1

x0

0

Для сложения двух n-разрядных кодов необходимы (n+1)-разрядные регистры, сдвигающие влево.

Исходное состояние: Д-триггер должен быть сброшен, состояние остальных регистров не имеет значения. Суммирование начинается подачей на тактовый вход устройства П-импульсов синхронизации, при этом начальный переход первого импульса синхронизации должен быть активным для входов С регистров ДД1 и ДД2 хранения кодов слагаемых. По фронту импульса синхронизации на выходах Qn сдвиговых регистров ДД1 и ДД2 появляются значения младших кодов слагаемых (x0 и y0). Так как на выходе Q Д-триггера ДД3 присутствует нулевой сигнал, то на выходе одноразрядного сумматора ДД4 через время t0 будут сформированы сигналы суммы и переноса для младших разрядов. По срезу импульса синхронизации полученные значения перепишутся соответственно в младший разряд сдвигового регистра ДД5 и Д-триггер ДД3. Таким образом, к приходу следующего импульса синхронизации в Д-триггере будет храниться сигнал переноса, полученный при суммировании младших разрядов исходных кодов, а в разряде Q0 сдвигового регистра ДД5 младший разряд суммы.

Фронт второго импульса синхронизации перепишет из Qn-1 разрядов сдвигающих регистров ДД1 и ДД2 на входы одноразрядного сумматора значения сигналов вторых разрядов кодов слагаемых (x1 и y1). Совместно с сигналом переноса, снимаемым с выхода Д-триггера, это приведет к формированию на его выходах новых значений сигналов суммы и переноса, которые по срезу импульса синхронизации перепишутся соответственно в сдвиговый регистр ДД5 и Д-триггер ДД3.

   Следовательно, по фронту каждого импульса синхронизации на входе одноразрядного сумматора будут последовательно появляться значения разрядов кодов слагаемых, начиная с младшего, и сигнал переноса от результата сложения предыдущих разрядов. По каждому срезу импульса синхронизации  значение новой суммы переписывается в выходной сдвиговый регистр, а значение сигнала переноса, которое необходимо учесть в следующем разряде, запоминается Д-триггере. После окончания nого импульса синхронизации результат сложения будет храниться в регистре ДД5. Причем в его старшем разряде будет находиться младший разряд результата.

   Минимальное время суммирования в данной схеме для двух n-разрядных кодов определяется следующим выражением:

.

14.8 Повышение быстродействия сумматоров

      Для этого необходимо применять параллельные сумматоры, скорость суммирования которых ограничивается использованием последовательного принципа передачи:

1) уменьшение числа элементов и разветвленности цепи, используемых дляформирования сигнала переноса;

2) применение в цепях формирования сигнала переноса элементов с повышенным быстродействием;

3) использование цепей переноса не в последовательной, а в параллельной форме;

4) выделение групп сумматоров с организацией дополнительных цепей передачи сигнала переноса.

14.9 Алгоритм вычитания двоичных чисел

Для выполнения операции вычитания можно использовать сумматоры, при этом вычитание заменяется сложением, если в качестве вычитаемого взять число, знак которого противоположен исходному. При этом для записи отрицательного числа используется дополнительный код.

Дополнительный код формируется следующим образом:

1) записывают обратный код исходного числа, для чего все его разряды инвертируют;

2) к полученному после инвертирования коду добавляют единицу.

Пример: используя дополнительный код, найти разность 31-12.

Решение:      А Прямые двоичные коды заданных чисел:

3110=000111112;

1210=000011002.

Б  Обратный код вычитаемого 11110011.

В  Дополнительный код вычитаемого

111110011+00000001=11110100.

Г Сложение:       .

       Полученный результат представлен 9-разрядным двоичным кодом. В этом случае самый старший девятый разряд отбрасывают. Полученное двоичное число содержит нуль в старшем разряде. Поэтому результат положителен и представлен в прямом коде. Его десятичный эквивалент равен 19.

14.10 Структурная схема устройства сложения и вычитания

     Схема состоит из общего управляющего узла на элементе 2ИЛИ (ДД1) и блоков сложения-вычитания (БСВ), число которых равно разрядности кодов слагаемых (в данном случае двум) (рис.14.6). Схема имеет два входа управления: вход сложения “+” и вход вычитания “”, а также входы для ввода слов данных. С выхода устройства снимаются сигналы суммы и переноса в более старшие разряды. Между сумматорами БСВ реализован принцип последовательного переноса. В исходном состоянии на входы управления режимом работы устройства поданы сигналы логический ноль. При этом на первые входы элементов 2И ДД5, ДД9 и элементов 2И  сложной логики ДД3 и ДД6 поданы активные логические сигналы. Вследствие этого на всех входах одноразрядных сумматоров, независимо от значения входных кодов слагаемых, присутствуют нулевые сигналы. При этом равны нулю и выходные сигналы схемы.

1 На вход сложения “+” подан сигнал логическая 1. В этом случае на первые входы элементов 2И ДД5 и ДД9, а также первые ДД3 и ДД6 будут поданы пассивные логические сигналы (сигналы логическая 1). На первые входы нижних элементов 2И в ДД3 и ДД6 по-прежнему будут поданы активные логические сигналы. Поэтому на входах сумматоров ДД4 и ДД8 будут присутствовать сигналы, значения которых определены кодами слагаемых. С выхода устройства будут сняты сигналы, равные результату сложения, и сигнал переноса.

2 Если сигнал логическая 1 будет подан на вход вычитания, то на первые входы элементов 2И ДД5 и ДД9 по-прежнему будет подан пассивный логический сигнал и на входы “b” сумматоров поступит прямой код уменьшаемого. На первые входы верхних элементов 2И “b” ДД3 и ДД6 придут активные, а на аналогичные входы нижних элементов 2И пассивные логические сигналы.

Риc.14.6 Устройство сложения и вычитания

В результате этого код вычитаемого подает на входы “” сумматоров через инверторы, то есть инвертированным. Одновременно на входе переноса сумматора ДД4 нулевого разряда появится единичный сигнал. Учитывая сказанное в предыдущем разделе, можно сказать, что на входы “” сумматоров будет подан дополнительный код вычитаемого. Поэтому на выходах сумматоров будет сформирован сигнал разности двух кодов YX. Подача на оба управляющих входа схемы сигналов логическая 1 является недопустимой, так как это нарушает ее работу. Рассмотренная схема позволяет получить на выходе сигнал суммы или разности двух двоичных кодов. Вид выполняемой операции определяется значением управляющего сигнала.

14.11 Двоично-десятичный сумматор

На практике большое распространение получил класс взвешенных кодов. В этих кодах каждому разряду двоичного числа приписывается весовой коэффициент. Весовые коэффициенты двоичных разрядов соответственно равны 8, 4, 2, 1. Находит распространение двоично-десятичные коды. Для реализации сложения двух двоично-десятичных кодов необходимы два многоразрядных сумматора и логическая схема, обеспечивающая формирование выходного сигнала в соответствии с ФАЛ:

.

Четырехразрядный сумматор ДД1 выполняет арифметическое сложение исходных двоично-десятичных кодов (рис. 14.7). Логическая схема на элементах ДД2, ДД3 и ДД4, реализуя ФАЛ, определяет необходимость дополнительного суммирования, выполняемого сумматором ДД5. Работу схемы рассмотрим на примере суммирования кодов 0111 и 0100. При подаче этих кодов на вход сумматора ДД1 на его выходе формируется сигнал 1011, не имеющий двоично- десятичного эквивалента. Одновременно в соответствии с ФАЛ на выходе элемента ДД4 появиться сигнал логическая 1 и на входах b2, b1, b0 сумматора ДД5 сформируется код 011. Этот код просуммируется с кодом 101, снимаемым с выходов S2, S1, S0 элемента ДД1. В результате на выходах сумматора ДД5 будет сформирован код 000, а общим результатом суммирования исходных двоично-десятичных кодов будет код 0001 и сигнал переноса, снимаемый с выхода элемента ДД4.

Если в результате суммирования на выходе элемента ДД1 будет сформирован допустимый двоично-десятичный код, то на выходе элемента ДД4 будет присутствовать нулевой логический сигнал, и сумматор ДД5 выполнит суммирование выходного кода ДД1 с кодом нуля, что не изменит его значения (табл.14.4).

Таблица 14.4 Таблица кодов

Двоичный код

x3, x2, x1, x0

Двоично-десятичный

код

Десятичное

число

1

2

3

0000

00000000

0

0001

00000001

1

0010

00000010

2

0011

00000011

3

0100

00000100

4

0101

00000101

5

0110

00000110

6

Продолжение таблицы 14.4

1

2

3

0111

00000111

7

1000

00001000

8

1001

00001001

9

1010

00010000

10

1011

00010001

11

1100

00010010

12

1101

00010011

13

1110

00010100

14

1111

00010101

15

При любых комбинациях входных кодов к значению младшего разряда S0 сумматора ДД1 добавляется код нуля.

14.12 Структурная схема умножителя

       Построение аппаратных умножителей неразрывно связано с алгоритмом выполнения операции умножения, базирующемся на суммировании частных произведений разрядов сомножителей. Рассмотрим пример умножения двухразрядных двоичных кодов, реализованного схемой устройства на рис.14.8. Частные произведения разрядов сомножителей формируются логическими элементами 2И ДД1ДД4. Суммируя эти произведения сумматорами ДД5 и ДД6, находят значение кода результата. Приведенная структура носит название матричного множительного блока.

При разработке ИС желательно использовать структуру, позволяющую увеличивать разрядность входных кодов путем использования нескольких однотипных схем.

Используя аналогичный подход, можно синтезировать матричный множительный блок, работающий с входными кодами произвольной разрядности.

PAGE  114

EMBED Equation.3     SM   S

b             P

EMBED Equation.3   SM   S

b

P-1          P

Рис.14.7 Двоично-десятичный сумматор

Рис.14.4 Многоразрядный сумматор

          параллельного действия

б)

а)

14.12 Структурная схема

умножителя

Рис.14.5 Многоразрядный сумматор последовательного действия     

б)

)

Таблица 14.2 Таблица

истинности

x1

x0

P-1

S

P

0

0

0

0

0

0

1

0

1

0

1

0

0

1

0

1

1

0

0

1

0

0

1

1

0

0

1

1

0

0

1

0

1

0

0

1

1

1

1

1

Таблица 14.1 Таблица

истинности

x1

x0

S

P

0

0

0

0

0

1

1

0

1

0

1

0

1

1

0

1


 

А также другие работы, которые могут Вас заинтересовать

9297. Деонтология в хирургии 21.89 KB
  Лекция №16 Деонтология в хирургии Термин деонтология введен вначале 19 века английским философом и священником Бентом, как название науки о профессиональном поведении человека. Деонтология – учение о нравственных аспектах действия врача в сфе...
9298. Травматизм. Социально-экономическое значение. Принципы оказания медицинской помощи 24.51 KB
  Травматизм. Социально-экономическое значение. Принципы оказания медицинской помощи. Травма - воздействие на организм человека внешних факторов, которые вызывают анатомические и функциональные нарушения (сотрясение, ушибы, растяжения, разрывы, с...
9299. Травматический шок. Этиология и патогенез. Принципы лечения 23.15 KB
  Травматический шок. Этиология и патогенез. Принципы лечения Шок – внезапно возникшее критическое состояние организма, проявляющееся быстропрогрессирующим ухудшением функций жизненно важных систем. Термин введен в 1737 году французским хирургом Л...
9300. Синдром длительного сдавления 18.66 KB
  Лекция №19 Синдром длительного сдавления. В локализации повреждений преобладает как правило, сдавление конечностей (60% всех случаев СДС - нижние конечности, и 20% - верхние). При уже развившейся острой почечной недостаточности летальность дост...
9301. Медицина катастроф. Классификация. Организация медицинской помощи 26.56 KB
  Лекция №20 Медицина катастроф. Классификация. Организация медицинской помощи. Рост тяжелых антропогенных и природных катаклизм, сопровождающийся значительным материальным ущербом и огромными человеческими жертвами стал поводом и основной причиной дл...
9302. Ожоговая травма. Ожоговая болезнь. Современные принципы терапии 24.23 KB
  Лекция №21 Ожоговая травма. Ожоговая болезнь. Современные принципы терапии. Ожоги - повреждение тканей, вызванные воздействием термической, химической, электрической или лучевой энергии. В первую очередь поражаются кожные покровы (4-6% массы те...
9303. Отморожения. Общее переохлаждение. Современные принципы терапии 23.62 KB
  Лекция №22 Отморожения. Общее переохлаждение. Современные принципы терапии. Холодовая травма (криотравма) - поражение тканей в результате воздействия на организм низкой температуры окружающей среды. Делится: Местная: Острая - ч...
9304. Первичная хирургическая обработка ран. Профилактика раневой инфекции 17.91 KB
  Лекция №23 Первичная хирургическая обработка ран. Профилактика раневой инфекции. Первичная - это первое по счету вмешательство, проведенное по первичным показаниям, обусловленным характером ранения с целью профилактики раневой инфекции. Вторичн...
9305. Специфическая острая хирургическая инфекция 19.72 KB
  Лекция №24 Специфическая острая хирургическая инфекция Столбняк (tetanus - тяну, вытягиваю) - зооантропонозное бактериальное острое инфекционное заболевание с контактным механизмом передачи возбудителя, характеризующееся поражением нервной...