ID: 4124

Название работы: Исследование методов построения, логики функционирования асинхронных и синхронных пересчетных устройств и переходных процессов в них

Категория: Лабораторная работа

Предметная область: Коммуникация, связь, радиоэлектроника и цифровые приборы

Описание: Счетчики Цель работы – исследование методов построения, логики функционирования асинхронных и синхронных пересчетных устройств и переходных процессов в них. Теоретические сведения Счетчиками называют последовательностные цифровые...

Язык: Русский

Дата добавления: 2012-11-13

Размер файла: 208 KB

Работу скачали: 6 чел.

PAGE  153

Счетчики

Цель работы – исследование методов построения, логики функционирования асинхронных и синхронных пересчетных устройств и переходных процессов в них.

Теоретические сведения

Счетчиками называют последовательностные цифровые устройства, предназначенные для подсчета и хранения числа импульсов, поданных в определенном временном интервале на его счетный вход.  Помимо счетного входа счетчики могут также иметь входы асинхронной и/или синхронной установки начальных состояний, очистки содержимого счетчика (сброса в 0), управления направлением счета (сложение/вычитание) и другие входы управления режимами работы.

Чтобы понять работу счетчика-делителя частоты с произвольным коэффициентом деления «k», рассмотрим вначале схему простейшего делителя частоты на 2, построенную на одном триггере. Такой делитель должен реализовать импульсную диаграмму, приведенную на рис.1.

Из рисунка видно, что сигнал на выходе триггера должен инвертироваться  при прохождении заднего фронта счетного импульса.

Проще всего такую диаграмму реализовать на JK-триггере, в котором имеется режим инвертирования выходного сигнала. Для этого необходимо подать логическую «1» одновременно на входы J и K (рис. 2а).

Для построения схемы делителя на D-триггере необходимо на D-вход подать сигнал , инверсный по отношению к выходу Q, который будет переписан на выход по заднему фронту счетного импульса (рис. 2б).

Инвертирование сигнала на выходе синхронного RS-триггера будет происходить, если подать логическую «1» на вход R при условии Q=1, и на вход S при условии Q=0, т.е. =1(рис. 2в).

Чтобы создать схему делителя частоты с коэффициентом деления k= необходимо последовательно соединить «n» делителей на 2 любого описанного типа. На рис. 3 приведена схема делителя на 16, построенная на JK-триггерах.

На следующем рисунке ( 4(а) ) приведены импульсные диаграммы такого делителя. Если рассматривать сигналы на выходах Q1, Q2, Q3, Q4 как некоторое число «А», представленного в двоичном коде, то, очевидно, что это число соответствует остатку от деления количества прошедших счетных импульсов на 16, т.е. изменяется в пределах от 0 до 15 (в общем случае от 0 до -1).

Если мы хотим построить счетчик с коэффициентом деления k, меньшим, чем , необходимо чтобы k-тый импульс переводил счетчик не в состояние с кодом А=k, а в ноль, т.е. импульсная диаграмма как бы обрывается после прохождения (k-1)-ого импульса. На рис 4(б) представлена импульсная диаграмма делителя с коэффициентом деления k=10.

В общем случае это можно реализовать двумя способами.

•  Когда на выходах Q1, Q2, Q3, Q4 сформировано число А= k-1, подать на информационные входы всех триггеров коды, соответствующие установке в 0, которые перепишутся на выход следующим счетным импульсом.
•  Когда на выходах Q1, Q2, Q3, Q4 сформировано число А= k-1, по спаду счетного импульса выполнить асинхронный сброс всех триггеров по R-входу.

Второй способ легче реализовать, однако есть опасность нестабильности работы из-за разной скорости распространения сигнала внутри микросхем. Поэтому необходим дополнительный триггер для формирования устойчивого сигнала обнуления.

Если необходимо построить делитель частоты таким образом, чтобы выходной сигнал был максимально приближен к меандру, т.е. чтобы длительность положительной и нулевой части периода были примерно одинаковыми, используются специальные схемы делителей без дешифрации состояний, в которых коды на выходах триггеров не соответствуют двоичным кодам номера счетного импульса внутри периода. Такие схемы реализуют деление с коэффициентами 3, 5, 7 и т.д. Соединив последовательно несколько делителей с коэффициентами , получим счетчик делитель с коэффициентом деления . Таким  образом можно построить делители с коэффициентами деления 4, 6, 10 и т.д.

На рис. 5(а) представлена импульсная диаграмма делителя с коэффициентом  k=3, а на рис. 5(б) – схема такого делителя.

 

На рис. 6(а) представлена импульсная диаграмма делителя с коэффициентом  k=5, а на рис. 6(б) – схема такого делителя.

 

Если проанализировать рис. 5(б) и 6(б), то можно сделать вывод, что между входным и выходным триггерами можно включить любое число «n» делителей на 2 и таким образом получить делитель с коэффициентом k=2n+1.

Пример обобщённой схемы делителя с коэффициентом k=2n+1 показан на рис. 6(в).

Счетчики с дешифрацией состояний позволяют построить делитель с переменным коэффициентом деления k, который может изменяться в пределах от 2 до , где n – число триггеров в счетчике. На рис.7 показана схема такого делителя. Его коэффициент деления определяется по формуле:

.

После прохождения k-1 импульсов на выходах микросхем 2И-НЕ устанавливаются логические уровни:

,

которые через схему совпадения подаются на S- вход асинхронного RS-триггера и устанавливает его в «1». Инверсный сигнал с выхода этого триггера поступают на входы асинхронного сброса всех счетных триггеров и возвращают счетчик в исходное состояние. После этого на S- входе асинхронного RS-триггера устанавливается «1» и последующий отрицательный полупериод счетного импульса установит его в «0» и разрешит дальнейший счет.

20.2 Синхронные счетчики-делители частоты.

Для увеличения быстродействия и обеспечения одновременного переключения всех разрядов счётчика, используются синхронные структуры. В таких схемах синхросигнал подаётся на С-входы всех триггеров, а момент переключения каждого триггера определяется сигналом на входах данных (JK или D). Переключение в «1» каждого последующего каскада происходит при условии, что на выходах всех предыдущих каскадов установлены «1». При этом все предыдущие каскады устанавливаются в «0».

Самая простая из них приведена на рис 8(а). Однако такая схема имеет низкую помехоустойчивость, поэтому обычно применяется схема, показанная на рис 8(в).

Рис 8(а)

рис 8(б)

Импульсные диаграммы схем 8(а) и 8(в) приведены на рисунках 8(б) и 8(г) соответственно.

рис 8(в)

рис8(г)

20.1 Счётчик-делитель на k cч. = 2*n+1.

 

Домашнее задание

1.  Изучить работу различных типов триггеров в режиме деления частоты.
2.  Изучить работу асинхронных счётчиков-делителей частоты с нечётными коэффициентами            деления.
3.  Синтезировать счётчик с k сч. = _____ (задаётся преподавателем).

Рабочее задание

Выполняется в пакете “Electronics WorkBench”

1.  Собрать схему делителя на _____, аналогично схеме, приведенной на рис.
2.  Исследовать динамические характеристики (задержку распространения сигнала, длительность переднего и заднего фронта) микросхем, выполненных по технологии ТТЛ или КМОП.
3.  Исследовать влияние параметров нагрузки на величину выходного напряжения.

Методические указания

п.1.  

После того, как вы собрали схему, для её проверки подайте на синхровход счётчика сигнал с функционального генератора. Выход счётчика подключите на вход канала «В» осциллографа. На вход канала «А» подайте сигнал с выхода генератора. Проверьте работу счётчика на разных частотах, и определите максимальную, при которой счётчик сохраняет работоспособность.

п.2.

Повторить данное исследование на технологиях ТТЛ и КМОП.  

п.3.

Нагрузку подключить к выходу первого каскада, и определить при каком сопротивлении нагрузки счётчик перестанет работать.

Контрольные вопросы

1.  Зачем нужна обратная связь в схеме делителя на 2, построенной на D-триггере?
2.  Почему в схеме делителя на 3 на вход второго триггера подаётся синхросигнал, а не сигнал с выхода первого триггера?
3.  На какой максимальной частоте будет работать делитель частоты на __ построенный на ТТЛ микросхемах?
4.  Что такое меандр?
5.  Что такое схема с дешифрацией состояний?
6.  Сигнал с какого выхода необходимо подавать на сихровход следующего каскада при каскадировании счётчиков?
7.  Какое минимальное количество триггеров необходимо для построения делителя частоты на N?
8.  В чём преимущество синхронных счетчиков над асинхронными?

Литература

В.И  Зубчук. А.Н. Шкуро "Функциональные узлы цифровой схемотехники"

20.2 Двоичный синхронный счётчик.

 

Домашнее задание

1.  Изучить работу различных типов триггеров в режиме деления частоты.
2.  Изучить работу синхронных счётчиков-делителей частоты с различными коэффициентами деления.
3.  Синтезировать счётчик с k сч. = _____ (задаётся преподавателем).

Рабочее задание

Выполняется в пакете “Electronics WorkBench”

1.  Собрать схему делителя на _____, аналогично схеме, приведенной на рис.7(в)
2.  Исследовать динамические характеристики (задержку распространения сигнала, длительность переднего и заднего фронта) микросхем, выполненных по технологии ТТЛ или КМОП.
3.  Исследовать влияние параметров нагрузки на работоспособность счётчика.

Методические указания

п.1.  

После того, как вы собрали схему, для её проверки подайте на синхровход счётчика сигнал с функционального генератора. Выход счётчика подключите на вход канала «В» осциллографа. На вход канала «А» подайте сигнал с выхода генератора. Проверьте работу счётчика на разных частотах, и определите максимальную, при которой счётчик сохраняет работоспособность.

п.2.

Повторить данное исследование на технологиях ТТЛ и КМОП.  

п.3.

Нагрузку подключить к выходу первого каскада, и определить при каком сопротивлении нагрузки счётчик перестанет работать.

Контрольные вопросы

1.  Зачем нужна обратная связь в схеме делителя на 2, построенной на D-триггере?
2.  Почему в схеме делителя на 3 на вход второго триггера подаётся синхросигнал, а не сигнал с выхода первого триггера?
3.  На какой максимальной частоте будет работать делитель частоты на __ построенный на ТТЛ микросхемах?
4.  Что такое меандр?
5.  Что такое схема с дешифрацией состояний?
6.  Сигнал с какого выхода необходимо подавать на сихровход следующего каскада, при каскадировании счётчиков?
7.  Какое минимальное количество триггеров необходимо для построения делителя частоты на N?
8.  В чём преимущество синхронных счетчиков над асинхронными?

Литература

В.И  Зубчук. А.Н. Шкуро "Функциональные узлы цифровой схемотехники"

PAGE  

PAGE  153