41842

Основные характеристики и испытание интегральных преобразователей кодов (дешифратора, шифратора, демультиплексора и мультиплексора)

Лабораторная работа

Информатика, кибернетика и программирование

На одном из m выходов дешифратора появляется логическая 1 а именно на том номер которого соответствует поданному на вход двоичному коду. На всех остальных выходах дешифратора выходные сигналы равны нулю. Условное изображение дешифратора 4х16 читаемого четыре в шестнадцать на схемах дано на рис.

Русский

2013-10-25

457.22 KB

33 чел.

Лабораторная работа 10

Тема: преобразователи кодов 

Цель работы: ознакомление с основными характеристиками и испытание интегральных преобразователей кодов (дешифратора, шифратора, демультиплексора  и мультиплексора).

ТЕОРЕТИЧЕСКИЕ СВЕДЕНИЯ

Кодом называют систему символов для представления информации в форме, удобной для обработки, хранения и передачи. В цифровой технике для записи кодовых символов, или просто кода, используют две цифры: 0 и 1. Преобразователи кодов служат для перевода одной формы бинарного числа (кодовой комбинации) в другую, например, преобразование двоично-десятичного кода в семисегментный код индикатора. Входные и выходные  коды преобразователей связаны между собой. Эту связь задают логическими функциями или в виде таблицы переключений. Рассмотрим наиболее распространённые в цифровой технике виды преобразователей кодов.

1. ДЕШИФРАТОР

Рис. 10.1

a 

b

c

d   

 Е

 у0

 у1

 у2

 у3

 у15

Е

DC

Дешифратор (DC) или декодер комбинационная схема с п входами и        m = 2п выходами (m > n), преобразующая двоичный входной п-код (кодовое слово) в унитарный. На одном из m выходов дешифратора появляется логическая 1, а именно на том, номер которого соответствует поданному на вход двоичному коду.

На всех остальных выходах дешифратора выходные сигналы равны нулю. Дешифратор используют, когда нужно обращаться к различным цифровым устройствам по адресу, представленному двоичным кодом.

Условное изображение дешифратора 4х16 (читаемого "четыре в шестнадцать") на схемах дано на рис. 10.1.

Дешифраторы часто имеют разрешающий (управляющий, стробирующий) вход Е. При Е = 1 дешифратор функционирует как обычно, при Е = 0 на всех выходах устанавливается 0 независимо от поступающего кода адреса. Дешифраторы широко используют во многих устройствах, в том числе в качестве преобразователей двоичного кода в десятичный.

2. ШИФРАТОР

Рис. 10.2

 х0

 х1

 х2

 х3

х15

СD

 а

 b

c

 d   

 

Шифратор (CD) или кодер выполняет функцию, обратную функции дешифратора. Условное изображение шифратора 16х4 (16 в 4) на схемах показано на рис. 10.2, а. Классический шифратор имеет n входов и m выходов (m < n), и при подаче сигнала 1 на один из входов (и не более) на выходе кодера появляется двоичный код номера возбужденного выхода. Число входов и выходов такого шифратора связано соотношением n = 2m.

3. МУЛЬТИПЛЕКСОР

х1

х2

a 

b

c

d   

 Е

Рис. 10.3

х1

х2

 a 

b

c

d   

 Е

 у

Е

MS

а)

&

&

&

&

&

1

у

б)

DC

МультиплексорS)  это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов к выходу у. На выход такого устройства передаётся логический уровень того информационного разряда, номер которого в двоичном коде задан на адресных входах х1 и х2. Условное изображение мультиплексора на четыре входа и возможный вариант его структурной схемы показаны на рис. 10.3, а и б.

При х1 = 0 и х2 = 0, у = а; при х1 = 0 и х2 = 1, у = b; при х1 = 1 и х2 = 0,     у = c и при х1 = 1 и х2 = 1, у = d.

Функционирование мультиплексора описывается выражением

Вход Е – разрешающий: при Е = 1 мультиплексор работает как обычно, при Е = 0 выход узла находится в неактивном состоянии, мультиплексор заперт.

Так как мультиплексор может пропустить на выход сигнал с любого информационного входа, адрес которого установлен на соответствующих адресных входах, то на основе мультиплексоров реализуют логические функции, подавая на информационные входы логические 1 или 0 в соответствии с таблицей переключений, а на адресные входы – аргументы функции.

4. ДЕМУЛЬТИПЛЕКСОР

Демультиплексор (DMS) выполняет функцию, обратную функции мультиплексора, т. е. производит коммутацию одного входного сигнала на 2n выходов, где n – число адресных входов хi. Он осуществляет преобразование информации из последовательной формы (последовательно-параллельной) в параллельную. Демультиплексор имеет один информационный вход D и несколько выходов, причем вход подключается к выходу уi, имеющему заданный адрес.

В качестве примера на рис. 10.4, а дано условное графическое обозначение демультиплексора, имеющего четыре выхода, закон функционирования которого задан (табл. 10.1). Пользуясь табл. 10.1, запишем переключательные функции для выхода устройства:

Функциональная схема демультиплексора, реализующая эти выражения, приведена на рис. 10.4, б.

D    x1     x2     y3     y2     y1   y0

 D

 х1

 х2

 

 

 у0

 у1 

 у2 

 у3

DMS

D

х1

х2

б)

а)

&

&

&

&

D

у0

у1

 у2 

 у3

 

1

1

Рис. 10.4

                  Т а б л и ц а  10.1

1

0

0

0

0

0

1

1

0

1

0

0

1

0

1

1

0

0

1

0

0

1

1

1

1

0

0

0

Ход работы и указания к его выполнению

Задание 1.( для четных вариантов) Запустить среду МS10. Открыть файл 10.6.ms10 или собрать на рабочем поле среды MS10 схему для испытания дешифратора DC (рис. 10.6) и установить в диалоговых окнах компонентов их параметры или режимы работы. Скопировать схему (рис. 10.6) на страницу отчёта.

Схема (рис. 10.6) содержит:

Рис. 10.6

     • интегральный дешифратор DC (decoder) 3х8, имеющий 3 информационных

входа A, B и C (для кода 421), 8 выходов (Y0, …, Y7) и преобразующий позиционный 3-разрядный двоичный код в унитарный "1 из 8": в выходной 8-разрядной кодовой комбинации только одна позиция занята единицей, а все остальные – нулевые (см. рис. 10.7, справа). В зависимости от входного двоичного кода, например 001, на выходе DС появляется сигнал 1 только на одной  (второй, см, рис. 10.6) из 8-ми выходных линий, к которым подключены пробники Х0, …, Х7.

Данный тип шифратора относится к шифраторам с разным уровнем входных и выходных сигналов: активные входные уровни соответствуют уровню логической 1, а активные выходные сигналы – уровню логического 0. Для получения активных выходных уровней, равных 1, к выходам дешифратора подключено восемь инверторов С0, …, С7; 

• логический генератор слова XWG1 (fг = 500 кГц) с записанными логическими словами в его ячейки памяти, которые эквивалентны десятичным числам от 0 до 7 (см. рис. 10.7, слева);

• логический анализатор XLA1, на экран которого выводятся временные диаграммы как трёх входных (А, В, С), так и восьми (Y0, Y1, …, Y7) выходных сигналов при пошаговом режиме Step генератора XWG1;

• источник VCC, напряжение 5 В с выхода которого подано на инвертор NOT. Логический 0 с инвертора подается на управляющий вход дешифратора DC: при дешифратор находится в активном состоянии.

Рис. 10.7

Запустить программу моделирования дешифратора. Щёлкая мышью на кнопке Step генератора XWG1, последовательно подавать  на вход дешифратора логические слова. Убедиться, что при подаче на вход дешифратора каждой новой двоичной кодовой комбинации засвечивается только один пробник, который "распознаёт" свой входной код.

Скопировать временные диаграммы входных и выходных сигналов дешифратора на страницу отчёта. По результатам моделирования составить и заполнить таблицу переключений (функций на выходах дешифратора DC 3х8.  

Задание 2. .( для нечетных вариантов) Открыть файл 10.8.ms10 или собрать на рабочем поле среды MS10 схему для испытания шифратора СD (рис. 10.8) и установить в диалоговых окнах компонентов их параметры или режимы работы.

 Скопировать схему (рис. 10.8) на страницу отчёта.

Интегральный шифратор CD 8х3 (из 8 в 3) имеет 8 входов D0, D1, …, D7, подключенных к выходам Y0, Y1, …, Y7 дешифратора DC, и три инверсных выхода А0, А1, А2, к которым через инверторы С0, С1, С2 подключены логические пробники Х0, Х1, Х2 и семисегментный индикатор Ind. Содержимое ячеек памяти генератора слова XWG1: 000, 001, …, 111 (см. рис. 10.7, слева).

Запустить программу моделирования шифратора. Щёлкая мышью на кнопке Step генератора XWG1, последовательно подавать на вход дешифратора логические слова. Убедиться, что при подаче с выхода DC на вход шифратора СD 8-разрядной последовательности, в которой только одна позиция занята единицей, а остальные  нулями, на выходе шифратора формируются 3-разрядные двоичные коды A0A1A2, где А0 = А, А1 = В и А2 = С, соответствующие двоичным кодовым комбинациям на входе де

Рис. 10.8

шифратора DC.

По результатам моделирования  (по засвечиванию логических пробников Х0, Х1, Х2 и показаниям индикатора Ind) составить и заполнить таблицу переключений на выходе шифратора CD 8х3.  

Преобразовать схему дешифратора DC 3х8 и шифратора CD 8х3 (см. рис. 10.8) в схему DC 2х4 и шифратора CD 4х2, отсоединив провод С, подходящий к дешифратору, и провод A2 с выхода шифратора, и составить таблицы переключений дешифратора 2х4 и шифратора 4х2.

Рис. 10.9

Задание 3. .( для нечетных вариантов) Открыть файл 10.9.ms10 или собрать на рабочем поле среды MS10 схему для испытания демультиплексора DMS (рис. 10.9) и установить в диалоговых окнах компонентов их параметры или режимы работы.

Демультиплексор DMS 1х8 (из 1 в 8) (рис. 10.9) имеет один информационный вход (с активными высоким G1 и низким G2 уровнями), три адресных А, В, С входа, разрешающий GL вход с активным низким уровнем и восемь Y0, Y1, …, Y7 инверсных выходов, соединённых с входами логического анализатора XLA1. На вход анализатора также подаются сигналы с адресных входов А, В, С. С помощью ключей А, В и С можно сформировать восемь трёхразрядных двоичных адресных слов. При последовательной подаче формируемых ключами адресных слов от 111 до 000 на экран анализатора XLA1 при моделировании выводятся 8-разрядные кодовые последовательности с одним активным (низким) уровнем.

Для обеспечения медленного перемещения лучей на экране анализатора XLA1 установить частоту его таймера fa = 500 Гц и число импульсов, приходящихся на одно деление, Clocs/div = 80.

Задать код ключей 111 и щелкнуть мышью на кнопке Run/Stop. Кривые адресных и выходных логических сигналов медленно разворачиваются во времени на экране анализатора.

Остановить (щелчком мыши на кнопке Stop) процесс моделирования при приближении лучей  анализатора к линии разметки экрана.

Повторять перечисленные выше операции для спадающих счётных комбинаций адресных сигналов (с 110 до 000) до тех пор, пока не будет записан процесс моделирования при адресном слове 000 (см. рис. 30.9, справа).

Убедиться, что для каждой комбинации адресных сигналов демультиплексор формирует логический 0 на одном из восьми выходов, номер которого соответствует определенному кодовому слову на входе, т. е. демультиплексор подобен коммутатору, посредством которого поток цифровой информации разделяется на 8 выходных потоков.

Скопировать схему (рис. 10.9) и временные диаграммы входных и выходных сигналов на страницу отчёта.

Если адресные входы А, В и С принять в качестве информационных входов, а вход G1 (G2) в качестве входа разрешения работы, то мультиплексор превратится в дешифратор.

Задание 4. .( для четных вариантов) Открыть файл 10.12.ms10, размещённый в папке Circuit Design Suite 10.0 среды МS10, или собрать на рабочем поле среды MS10 схему (рис. 10.12) для испытания мультиплексора MS 8х1 (из 8 в 1) и установить в диалоговых окнах компонентов их параметры или режимы работы. Скопировать

Рис. 30.12

схему (рис. 10.12) на страницу отчёта.

Мультиплексор МS с разрешающим входом G осуществляет передачу сигнала с каждого информационного входа D0, D1, …, D7, заданного 3-разрядным кодом АВС – адресом выбираемого входа, на единственный выход Y. Разрядность (3) управляющего сигнала определяет количество входов  (23 = 8), с которых мультиплексор может принимать информацию. Если предположить, что к входам D0, D1, …, D7 мультиплексора MS присоединено 8 источников цифровых сигналов – генераторов последовательных двоичных слов, то байты от любого из них можно передавать на выход Y.

Для иллюстрации работы мультиплексора MS запишем в ячейки памяти генератора XWG1 произвольные 8-разрядные кодовые слова (рис. 10.13, слева), а с помощью ключей А, В, С сформируем управляющий сигнал 111. Последовательно щёлкая мышью на кнопке Step генератора XWG1 и при G = 1, поступающие на вход D7 мультиплексора байты (сигнал 01001110) с 8-го разряда (на рис. 10.13, слева 8-й разряд показан стрелкой) логических слов генератора XWG1 передаются на выход Y и на вход анализатора (см. рис. 10.13, справа).

Если ключ А установить в нижнее положение (сформировав, тем самым, адресный код 011), то с входа D3 на выход Y мультиплексора будут поступать байты 4-го разряда логических слов, записанных в ячейки памяти генератора XWG1, и т. д.

Рис. 10.13

В

Записать в первые восемь ячеек памяти генератора XWG1 произвольные 8-разрядные кодовые слова, задать частоту fг = 500 кГц и режим Step его работы (см. рис. 10.13, слева).

Задать частоту fa = 20 МГц таймера логического анализатора XLA1 и количество импульсов таймера Clock/div = 20, приходящихся на одно деление.

Установить с помощью ключей А, В и С адресный код (самостоятельно или по указанию преподавателя), например 1002 (410) и запустить программу моделирования мультиплексора. Получить и скопировать временные диаграммы входных сигналов D0, D1, …, D7 и выходного сигнала Y мультиплексора на страницу отчёта.

Примечание. Таблицы переключений на выходах для рассмотренных библиотечных преобразователей кодов можно вызвать нажатием клавиши помощи F1 после выделения на схеме соответствующего преобразователя.

Содержание отчёта

1. Наименование и цель работы.

3. Изображения электрических схем для испытания дешифратора, шифратора, демультиплексора и мультиплексора.

4. Копии временных диаграмм и таблицы переключений, отображающие работу исследуемых преобразователей кодов.

5. Выводы по работе.

306


 

А также другие работы, которые могут Вас заинтересовать

36579. Оператор итерационного цикла ( repeat , while ) 31 KB
  В каждом операторе итерационного цикла будем различать условие и тело цикла повторяющееся действие. Тело цикла whiledo это один оператор записанный после do а для цикла repetuntil тело цикла может быть и последовательностью операторов записанных между repet и until. Если условие есть true выполняется тело цикла и повторно вычисляется значение условия.
36580. Композиция условий и операторов. Оператор условного перехода 32.5 KB
  Оператор условного перехода. Композиция условий и операторов. Простые операторы несмотря на свою важность недостаточны для того чтобы представлять любые алгоритмы задач.
36581. Простые операторы ввода-вывода 33.5 KB
  Эти операторы Турбо Паскаля обеспечивают простейшие формы ввода с клавиатуры и вывода на экран дисплея в текстовом режиме. К простым операторам ввода и вывода относятся операторы red redln write writeln реализующие так называемый потоковый вводвывод при котором ввод и вывод рассматриваются как непрерывный поток символов и строк протекающий через экран дисплея. На экране отображается последняя порция этого потока так что нижняя строка экрана всегда остается свободной для отображения очередной строки вывода вывод идёт в нижнюю строку...
36582. Простые операторы управления вводом-выводом в текстовом режиме 32 KB
  Кроме ввода и вывода потока символов более удобный пользовательский интерфейс может быть обеспечен при использовании вводавывода в текстовом режиме экрана. В Турбо Паскале имеются средства управления вводом с клавиатуры управления курсором вывода на экран управления цветом фона экрана и выводимых символов яркостью символов и ряд других функций в том числе управления звуковым генератором. Установка цвета фона цвета символов и очистка экрана. Модуль CRT допускает использовать в текстовом режиме экрана 16 цветов задаваемых стандартными...
36583. Оператор присваивания 28.5 KB
  Левая часть это переменная любого типа правая часть выражение совместимое по типу с переменной левой части. При выполнении этого оператора вычисляется значение выражения правой части и это значение становится значением переменной левой части. Совместимость левой и правой частей присваивания по типу означает либо равенство типов либо случаи когда тип выражения правой части автоматически преобразуется к типу левой части. Эти случаи автоматического преобразования типов для известных нам стандартных типов исчерпываются следующими:  Тип...
36584. Стандартные типы данных, операции, выражения 48.5 KB
  Целые числа типа integer это числа диапазона 32768 . Константы типа integer обычные целые числа возможно со знаком. Синтаксическое определение целых чисел имеет вид: целое число ::= [ ] { цифра } В отличие от целых чисел вещественные числа типа rel представляются в памяти компьютера приближенно. Константы типа rel числа возможно с дробной частью отделяемой от целой части точкой.
36585. Структура программ на Паскале 36 KB
  Любая программа на Турбо Паскале имеет одну и ту же общую структуру: [ progrm имя программы ; ] [ раздел описаний ] begin раздел операторов end. Эта структура состоит из заголовка программы необязательного раздела описаний который может в особых случаях отсутствовать и раздела операторов содержащего хотя бы один оператор. Имя программы идентификатор выбираемый программистом. В разделе описаний должны быть описаны все нестандартные имена используемые далее в разделе операторов этой программы.
36586. Автоматизация турфирм 31 KB
  Комплексная автоматизация турфирмы позволяет: Автоматизировать оперативный и бухгалтерский учет в турфирмах Автоматизировать оперативную работу с клиентами Формировать турпакет из услуг поставщиков рассчитывать прайслисты и подготавливать электронный и бумажный каталоги цен. Автоматизация туристической деятельности естественным образом приводит к оптимизации бизнеспроцессов. Автоматизация рабочего места в тур. Автоматизация рабочих мест пользователей позволяет: формировать турпакет из услуг поставщиков рассчитывать прайслисты...
36587. Система бронирования Amadeus 37 KB
  В настоящее время mdeus ведущая компьютерная система бронирования в Европе. системы бронирования System One она активно продвигается и на американский рынок. Партнером mdeus является немецкая система бронирования туруслуг Strt и любой пользователь mdeus автоматически является также пользователем Strt.