42428

Проектирование RAM

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Из-за наличия всего одной шины и для адреса и для данных необходимо ввести дополнительный регистр для чтения в него адреса и следовательно требуется добавить команду записи адреса с шины в регистр. Тогда структурная схема имеет вид: Тогда система команд имеет следующий вид: not RS not CS not WE MO 1 X X M 0 0 0 WR 0 0 1 RD 0 1 X Запись адреса в RG ПРОЕКТИРОВАНИЕ РЕГИСТРА Регистр адреса состоит из 10 одноразрядных регистров-триггеров. Следовательно схема регистра адреса для 1го разряда будет иметь вид: Полный регистр:...

Русский

2013-10-29

304 KB

7 чел.

Лабораторная работа №3

по курсу:

«Компьютерная схемотехника»

тема: «Проектирование RAM»

Выполнил: студент группы ИВ-83

НТУУ «КПИ» ФИВТ

Воробйов Виталий

ЗАДАНИЕ

На PLMT с параметром разработать RAM ёмкостью

MR=27+25  слов и розрядностью построить n = бит с KR=1+. Оценить сложность и быстродействие полученой схемы.

ОПРЕДЕЛЕНИЕ ВАРИАНТА

Номер зачётной книжки => 8322

=(8322 mod 6 + 6) mod 6 + 4 = 6 входов максимум

n==8+8*(8322 mod 8)=24 розряда

MR=27+25 =128+32*40=1408 байт

KR=1+=1+8322 mod 3 = 1+0 = 1

Одна шина AD<>.

ВЫПОЛНЕНИЕ

Из-за наличия всего одной шины и для адреса и для данных, необходимо ввести дополнительный регистр для чтения в него адреса и следовательно требуется добавить команду записи адреса с шины в регистр. Тогда структурная схема имеет вид:

Тогда система команд имеет следующий вид:

not RAS

not CAS

not WE

MO

1

X

X

M

0

0

0

WR

0

0

1

RD

0

1

X

Запись адреса в RG

ПРОЕКТИРОВАНИЕ РЕГИСТРА

Регистр адреса состоит из 10 одноразрядных регистров(триггеров). Так как(1К<210), следовательно, достаточно 10 разрядов.

Функция управления триггером:

Dt(RG) = ras Bi v Q v Q cas, где Bi - i-й вход с общей шины, Q-выход с триггера.

Следовательно, схема регистра адреса для 1го  разряда будет иметь вид:

Полный регистр:

Проектирование RAM

Построим RAM в режиме с управляемым , потому что в таком случае сложность RAM примерно на 20% меньше чем с управляемым С

В связи с тем, что общая шина – необходимо обеспечить запрет на чтение при отсутствии сигнала на считывание и запись при отсутствии сигнала на запись.

Таким образом необходимо организовать две функции- управления триггером и выдачей результата(Dt и Et).

Di Wr A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 v Q

То есть, если есть сигнал записи, то записываем по адресу A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0      Di(то что на входе триггера), если нет сигнала записи то сохраняем предыдущее состояние Q

Так как PLM не позволяет выполнить данную функцию(>6 входов), то разобьём её:

Di Wr( A10 A9)( A8 A7)( A6 A5)( A4 A3)( A2 A1) A0 v Q v Q v Q v Q v Q v Q v Q

Понадобиться 5 полных дешифраторов на 2 разряда двоичного кода(для реализации одного – 4 PLM). Таблица истинности для дешифратора:

Таблица 1

A

B

C1

C2

C3

C4

0

0

1

0

0

0

0

1

0

1

0

0

1

0

0

0

1

0

1

1

0

0

0

1

Где А и В – это входные адреса, а Сi – выходные сигналы дешифратора.

  

Также потребуется неполный дешифратор на 3 разряда для управляющих входов- необходимо реализовать 2 функции

Rd = ras cas ;   Wr = ras cas we: то есть необходимо 2 PLM.

Et = Rd Q (A10 A9) (A8 A7)(A6A5)(A4 A3)(A2A1)A0.

Выход сигнала с триггера, при условии сигнала считывания и подачи соответствующего адреса.

 

Моделирование работы одной ячейки

Общая схема данного устройства

Расчет сложности и быстродействия:

Расчет сложности и быстродействия:

Сложность схемы определяется суммой сложностей компонентов (регистра адреса и схемы RAM) в количестве использованных PLMT. Следовательно расчет сложности имеет вид:

F = 11(регистр адреса) +1.408Kx24 (ячейки памяти в схеме RAM) + 2(дешифратор командных сигналов)  +  5 * 4 (дешифраторы адресов)= 33825.

Быстродействие схемы более сложно для подсчета. Определим его для каждой команды:

1. Команда хранения. Временных задержек нет.

2. Команда записи в память. Задержка в τ(plm на дешифраторах) + τ(plmt на ячейках памяти) = 1нс + 2нс = 3нс

3. Команда чтения из памяти. Задержка в τ(plm на дешифраторах) + τ(plm на разрешении выдачи содержимого) = 1 нс + 1 нс = 2 нс.

4. Команда внесения адреса в регистр адреса. Имеет задержку в τ(plmt на перезаписи значения триггера) = 2 нс.


Общая схема RAM



 

А также другие работы, которые могут Вас заинтересовать

11317. Триггеры задержки и универсальные триггеры 136 KB
  Занятие 4. Триггеры задержки и универсальные триггеры Учебные методические и воспитательные цели: 1. Изучить принципы построения триггеров с раздельным и счетным запуском. 2. Совершенствовать умение выделять главное для качественного конспектирования учебного ма...
11318. Регистры и их применение. 109.5 KB
  Занятие 6. Регистры Учебные методические и воспитательные цели: 1.Изучить принципы построения последовательных и параллельных регистров. 2. Показать методику увязки изучаемых вопросов с применением в технике связи. 3. Воспитывать уважение к изучаемой дисципли...
11319. Счетчики и их применение 142.5 KB
  Занятие 7. Счетчики Учебные методические и воспитательные цели: 1. Изучить принципы построения и разновидности цифровых счетчиков импульсов. 2. Показать методику увязки учебного материала с ранее изученным. 3. Воспитывать умение выделять главное при конспектиро
11320. Запоминающие устройства и их применения 163.5 KB
  Занятие 9 Запоминающие устройства Учебные методические и воспитательные цели: 1. Изучить принципы построения и разновидности запоминающих устройств. 2. Показать методику увязки учебного материала с ранее изученным. 3. Воспитывать умение выделять главное при консп...
11321. Аналого-цифровые преобразователи 125.5 KB
  Занятие 10 Аналогоцифровые преобразователи Учебные и воспитательные цели: 1. Изучить принципы построения цифроаналоговых и аналогоцифровых преобразователей. 2. Воспитывать инженерное мышление. План лекции №№ п/п У
11322. Микропроцессор К580ВМ80 87.5 KB
  Занятие 1 Микропроцессор К580ВМ80 Учебные методические и воспитательные цели: 1. Изучить особенности построения универсального 8разрядного микропроцессора К580ВМ80. 2. Совершенствовать умение выделять главное для качественного конспектирования учебного материала. ...
11323. Микропроцессор К1810ВМ86 110 KB
  Занятие 2 Микропроцессор К1810ВМ86 Учебные методические и воспитательные цели: 1. Изучить особенности построения универсального 16разрядного микропроцессора К1810ВМ86 и принципы адресации его памяти.. 2. Формировать творческое мышление. 3. Прививать любовь к професси
11324. Применение универсальных микропроцессоров 102 KB
  Занятие 3 Применение универсальных микропроцессоров Учебные методические и воспитательные цели: 1. Изучить принципы построения и работы персонального компьютера и применение его для моделирования различных процессов. 2. Формировать творческое мышление. 3. Прив...
11325. Сигнальный процессор 144 KB
  Занятие 5 Сигнальный процессор Учебные и воспитательные цели: Изучить устройство и принципы функционирования сигнального процессора. Прививать умение выделять главное для качественного конспектирования учебного материала. Прививать интерес к дисцип