50967

Средства вычислительной техники. Принципы построения функциональных узлов и устройств ЭВМ

Книга

Коммуникация, связь, радиоэлектроника и цифровые приборы

Для отечественных системотехников и специалистов в области ВТ отсутствие отечественных микросхем современного уровня компилируется допустимостью зарубежной элементной базы, поэтому Вам, как специалистам в области информационных технологий, изучение аппаратных средств ВТ, то есть цифровых узлов и устройств во всем ее разнообразии имеет большое практическое значение.

Русский

2015-01-09

5.49 MB

3 чел.

ВВЕДЕНИЕ

Все разнообразные средства вычислительной техники: ЭВМ, различные микропроцессорные системы (измерений, управления технологическими процессами, цифровая связь, телевидение) и так далее, строятся на единой элементной базе, в состав которой входят разные по сложности микросхемы – от логических элементов, выполняющих простейшие операции, до сложнейших программируемых кристаллов, содержащих миллионы логических элементов.

Создание современной элементной базы средств вычислительной техники (СВТ) – сложная научно-техническая задача, решение которой по силам только наиболее развитым и экономически сильным странам. В России и странах СНГ развитие микросхемотехники в настоящее время находится в кризисном состоянии. Отставание от США и Японии наметилось еще в СССР, когда не был освоен переход на субмикронные интегральные схемы. Это привело к нарастающему отставанию от уровня мировой техники.

Перспективы отечественной микроэлектроники (основы построения аппаратных средств ВТ) предсказать сложно, поскольку вывод ее на современный уровень требует огромного вложения средств. В то же время Россия не может отказаться от промышленности высоких технологий. Вы, как специалисты в области защиты информации (информационных технологий) должны знать, что «Тот, кто умеет делать компьютеры, владеет миром» (академик Велихов Е.П.).

Для отечественных системотехников и специалистов в области ВТ отсутствие отечественных микросхем современного уровня компилируется допустимостью зарубежной элементной базы, поэтому Вам, как специалистам в области информационных технологий, изучение аппаратных средств ВТ, то есть цифровых узлов и устройств во всем ее разнообразии имеет большое практическое значение.

Поэтому в данном курсе изучаются принципы построения функциональных узлов и устройств ЭВМ, в том числе основы многопроцессорных систем, цифровой автоматики и их практические реализации.

Освоение материала требует знания основных логических операций, двоичной системы счисления, действий над двоичными числами, а также принципа работы биполярных и полевых транзисторов и ключевых схем.

ОСНОВНЫЕ СВЕДЕНИЯ ОБ ЭЛЕМЕТНОЙ БАЗЕ ЭВМ И МИКРОПРОЦЕССОРНЫХ СИСТЕМ

Элементную базу цифровых устройств составляют интегральные схемы (США 1959 г.). Характеристикой сложности ИС являются уровень (степень) интеграции, которая оценивается числом базовых логических элементов, либо числом транзисторов, которые могут быть реализованы на кристалле.

По степени интеграции ИС делят на несколько категорий: МИС, СИС, БИС, СБИС. В настоящее время при построении средств ВТ находят применение все категории ИС.

МИС – реализует простейшие логические преобразования и обладает универсальностью, так как известно из булевой алгебры даже с помощью одного типа логического элемента И-НЕ можно построить любое цифровое устройство.

В виде СИС выпускаются в готовом виде такие схемы, как малоразрядные регистры, счетчики, дешифраторы, сумматоры и т.д. Номенклатура СИС должна быть более широкой и разнообразной, то есть их универсальность снижается. В развитых сериях современных ИС выпускаются сотни типов СИС.

С появлением БИС и СБИС на одном кристалле размещаются тысячи и даже миллионы логических элементов. Но при этом проблема снижения универсальности для ИС с жесткой структурой еще более обострилась. Пришлось бы производить огромное число типов ИС при снижении объема производства каждого из типов, что привело бы к увеличению их стоимости. Потому что высокие затраты на перенаправление БИС и СБИС не оправдывались бы при небольшом объеме их выпуска.

Выход был найден путем переноса специализации микросхем в область программирования. Поэтому появились микропроцессоры и БИС и СБИС с программируемой структурой.

Обе же структуры, относясь к БИС и СБИС, имеют свои особенности.

Микропроцессор способен выполнять команды, входящие в его систему команд. Меняя последовательность команд (программу) можно решать различные задачи на одном и том же микропроцессоре. То есть, в этом случае структура аппаратных средств не связана с характером решаемой задачи. Это обеспечивает микропроцессорам массовое производство и снижение стоимости.

В виде БИС, СБИС, с программной структурой выпускаются ИС, содержащие множество логических блоков, соединения между которыми назначает (программирует) сети системотехники. Поэтому промышленность получает возможность производить также БИС, СБИС массовым тиражом, не ограничиваясь отдельными потребителями.

Кроме отмеченного, два рассмотренных метода построения БИС, СБИС имеют еще следующие различия.

Микропроцессоры реализуют последовательную обработку информации, выполняя большое число отдельных действий, соответствующих отдельным командам, что часто не может обеспечить требуемого быстродействия.

В БИС, СБИС с программируемой структурой обработка информации происходит без разбиения этого процесса на последовательно выполняемые элементарные действия. Преобразование должно происходить одновременно. При этом сложность устройства зависит от сложности решаемой задачи, чего нет в микропроцессорных системах, где сложность задачи влияет лишь на программу, а не на аппаратные средства ее выполнения.

Таким образом: БИС/СБИС с программной структурой могут быстрее решать задачи, сложность которых ограничена уровнем интеграции микросхем, а микропроцессорные средства – задачи неограниченной сложности, но с меньшим быстродействием.

Оба направления, как аппаратные средства, оказывают ценные перспективы дельнейшего улучшения количественных показателей вычислительной техники.

С дальнейшим ростом уровня интеграции ИС в проектировании на их основе все более усиливается аспект, который можно назвать интерфейсным проектированием. Задачей разработки становится составление блоков из субблоков стандартного вида путем их правильного соединения. Но, как и ранее, успешное проектирование требует хорошего знания номенклатуры, параметров элементов, принципов их работы, что и является основным предметом изучения нашего курса.

БАЗОВЫЕ ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ ЭВМ И МИКРОПРОЦЕССОРНЫХ СИСТЕМ

1. Способы представления логических переменных электрическими сигналами.

Значениям логических функций и их аргументам в электрических схемах могут быть поставлены в соответствие различные характеристики токов или напряжений. Это могут быть как их некоторые установившиеся величины, так и параметры электрических импульсов. В соответствии с этим различают потенциальный и импульсный способы представления логических переменных.

При потенциальном способе представления значениям логического «0» и «1» ставят в соответствие два различных уровня напряжения или тока. В зависимости от того, какой именно из этих уровней ставят в соответствие значениям «0» и «1» различают положительную и отрицательную логику (позитивная – негативная).

В положительной логике значению логической «1» соответствует большее, а значению логического «0» – меньшее значение напряжения или тока (рис. 1). В отрицательной логике – наоборот – большим значениям электрического сигнала соответствует логический «0», меньшим – логическая «1» (рис. 2). Это определение справедливо для любой полярности используемого напряжения. Что логично пояснит следующие рисунки.

Рис. 1. Значение логического нуля и единицы в положительной логике

Рис. 2. Значение логического нуля и единицы в отрицательной логике

При таком определении сигналов, необходимо отметить, что если некоторое логическое устройство в положительной логике реализует операцию И (&), то в отрицательной логике это будет операция ИЛИ.

При импульсном способе представления значению логической «1» например, может быть поставлено в соответствие наличия импульса или его положительный перепад, а значению логического «0» - отсутствие импульса или его отрицательный перепад. Это показано на рисунке 3 и 4 соответственно.

Рис. 3. Значение логической единицы при импульсном способе представления

Рис. 4. Значение логического нуля при импульсном способе представления

Необходимо отметить, что при потенциальном способе представления значения логической переменной может быть определено в любой произвольный момент времени. При импульсном – это может быть сделано только в строго определенные дискретные моменты времени.

Другими словами, при потенциальном представлении возможно как синхронный, так и асинхронный съем информации. При импульсном представлении возможно только синхронный съем информации. Это определяет преимущества и недостатки допущенных методов представления логических переменных.

В дальнейшем остановимся, c основанием, на потенциальном способе представления логических переменных, использующем положительную логику, который получил наибольшее распространение.

ОСНОВНЫЕ ТРЕБОВАНИЯ К БАЗОВЫМ ЛОГИЧЕСКИМ ЭЛЕМЕНТАМ

Функциональная сложность реальных ЦУ, множество различных сочетаний входных сигналов и нагрузок, различная их схемотехнология, не позволяет рассчитывать на индивидуальную настройку и регулировку каждого элементарного электронного блока. Поэтому для надежной работы реальных цифровых устройств необходимо, чтобы все входящие в его состав элементарные электронные блоки обладали рядом фундаментальных свойств, к основным из которых относятся:

- совместимость уровней входных и выходных сигналов;

- нагрузочная способность;

- формирующее свойство;

- помехоустойчивость.

Рассмотрим более подробно каждые из этих свойств.

1. Совместимость уровней входных и выходных сигналов.

Для современного использования большого числа ЛЭ должно гарантироваться согласование уровней сигналов, отображающих значения логических переменных. Это означает, что установившиеся отношения выходного напряжения ЛЭ, вызванное действием различных дестабилизирующих факторов и собственным разбросом параметров элементов не должны превышать некоторые защитные значения. То есть должны выполняться следующие неравенства:

,     (1)

где - текущее значение выходного напряжения ЛЭ.

Таким образом, формирование на выходе сигнала:

,      (2)

Не удовлетворяющего приведенной системе недопустимо.

2. Нагрузочная способность ЛЭ. Это понятие характеризует способность ЛЭ получить сигнал от нескольких источников информации и одновременно быть источником информации для нескольких других элементов.

При этом его входные и выходные сигналы должны удовлетворять приведенным выше соотношениям. Для численной характеристики нагрузочной способности ЛЭ используется два коэффициента: коэффициент объединения по входу и коэффициент разветвления по выходу.

  1.  Коэффициент объединения по входу - численно равен максимальному числу выходов однотипных ЛЭ, которые могут быть подключены ко входу данного ЛЭ, не вызывая при этом искажений формы и амплитуды сигнала, выходящих заграницы зон отображения уровней логического «0» и «1».
  2.  Коэффициент разветвления по выходу численно равен максимальному числу входов однотипных ЛЭ, которые могут быть подключены к выходу данного ЛЭ, не вызывая при этом искажений формы и амплитуды его сигнала, выходящих за границы зон отображений уровней логического «0» и «1».

Типовые значения коэффициентов в зависимости от серии

Для элементов с повышенной нагрузочной способностью

  1.  Формирующее свойство (Квантование сигнала). При прохождении электрического сигнала по цепочке последовательно включенных ЛЭ (рис. 5) его амплитуда и форма не должны претерпевать недопустимых изменений.

Рис. 5. Последовательно включенные логические элементы

Для этого каждый элемент должен обладать формирующими свойствами.

Формирующее свойство ЛЭ определяется видом его АПХ, под которой понимают зависимость его выходного напряжения от входного:

Рассмотрим формирующее свойство ЛЭ с использованием АПХ инвертирующего усилителя. АПХ показано на рисунке 6.

Рис. 6. АПХ инвертирующего элемента

 

Точке «» данной характеристики соответствует пересечению характеристики ЛЭ с прямой

Точки «» и «» получены как пересечения характеристики ЛЭ с прямой перпендикулярной зависимости в точке «».

Полученные в результате такого построения значения напряжений и является асимптотическими.

Если на вход цепочки ЛЭ подан ┴┴┴. С увеличением числа последовательно включенных элементов выходное напряжение снимаемое с выхода последнего элемента будет стремится к значениям или . Следовательно, исходный искаженный сигнал, пройдя через цепочку из последовательно включенных ЛЭ, стремится к своему асимптотическому значению.

Напряжение, соответствующее точке «» амплитудной передачей характеристики ЛЭ называют напряжением порога квантования . Если , то сигнал пройдя через цепочку ЛЭ на две области, соответствующие зонам отображения сигналов логического «0» и «1».

Если , то этот сигнал воспринимается как сигнал логической «1», если - то логическому «0». Необходимо отметить, что точка «» являются такой неустойчивого равновесия и любое сколь угодно малое отношение от приведет к формированию на выходе элементов сигнала или .

Реально АПХ ЛЭ существенно нелинейна, что обеспечивает быстрое формирование асимптотических значений логических сигналов.

ПОМЕХОУСТОЙЧИВОСТЬ ЛЭ

Как видно, даже кратковременное искажение логических сигналов в силу формирующих свойств ЛЭ может привести к потере истинности получаемых результатов. Поэтому ЛЭ должны обладать высокой помехоустойчивостью.

Под помехоустойчивостью понимается свойство нечувствительности ЛЭ к отклонениям его входных сигналов от асимптотических значений. Эти отклонения обычно вызываются действием различных помех на ЛЭ. Степень их влияния во многом определяется типом используемых схемотехнических решений.

Принято различать внешние и внутренние помехи. К первым относятся помехи, вызванные внешними воздействиями: воздействие промышленной сети, силовых переключателей, электродвигателей, транспорта и т.д. Уменьшить влияние этих помех можно как конструктивными, так и схемотехническими средствами, например экранированием или соответствующим выбором уровней логического «0» и «1».

Ко вторым относятся помехи, амплитуда и длительность которых зависит от амплитуды и длительности перепадов напряжений на выходах самих ЛЭ, а также видом и длиной соединительных линий между ними.

Зона помехоустойчивости ЛЭ определяется по его АПХ. Уровень допустимой входной помехи для комбинационных устройств задается как разность между порогом квантования и соответствующим асимптотическим уровнем логического «0» и «1». В соответствие с этим различают уровни помехи по сигналам логического «0» и «1», которые находятся из ему соотношений:

    (3)

Если , то на выходе ЛЭ появится сигнал, амплитуда, помехи в котором меньше, чем на входе, и в силу формирующих свойств при прохождении по цепочке последовательно включенных ЛЭ сигнал помехи быстро затухнет.

Последовательные устройства содержат внутренние цепи обратной связи. Поэтому для их надежного функционирования необходимо, чтобы в процессе работы модуль коэффициента передачи разомкнутого контура не превышает единицу. В противном случае возможно лавинообразное переключение устройства в новое устойчивое состояние, что приведет к потери информации. Поэтому в таких устойчивые допустимая амплитуда помехи меньше, чем в комбинационных и определяется следующим образом:

    (4)

где и - входные напряжения, соответствующие таким АПХ, для которых

,                           (5)

что можно пояснить следующим рисунком 7.

Рис. 7. К определению помехоустойчивости

При определении реальной зоны помехоустойчивости необходимо учитывать существующий разброс АПХ ЛЭ. Последнее еще больше уменьшает допустимую амплитуду, сигнала помехи.

Необходимо отметить, что допустимая амплитуда помехи тоже зависит от ее длительности. Эту зависимость определяет характеристик импульсной помехоустойчивости, связывающая допустимую амплитуду помехи с ее длительностью. График зависимости представлен на рисунке 8.

Рис. 8.

Из приведенной зависимости следует, что для ЛЭ существует некоторая граничная длительность

,          (6)

начиная с которых допустимая амплитуда сигнала помехи начинает увеличиваться относительно уровней, рассчитанных с использованием предыдущих соотношений для помехи в комбинационных и последовательных устройствах.

При очень малых длительностях ЛЭ перестает быть чувствительным к сигналам помехи любой амплитуды.

КЛАССИФИКАЦИЯ И ОБЛАСТИ ПРИМЕНЕНИЯ ОСНОВНЫХ ТИПОВ БЛЭ

На начальном этапе развития цифровой электроники было разработано большое число схемотехнических решений (РТЛ, ДКТЛ, ДТЛ и т.д.), реализующих основные логические операции.

Однако широкое практическое использование получили только некоторые из них. Эти элементы наилучшим образом сочетают ряд важных характеристик.

В настоящее время при разработке ИС наибольшее распространение получили следующие БЛЭ:

  1.  ТТЛ;
  2.  ЭСЛ;
  3.  интегрально - инжекционная логика (И2Л);
  4.  логика на однотипных полевых транзисторах (n-МОП и p-МОП);
  5.  логика на комплементарных полевых транзисторах (КМОП).

Первые три типа элементов используют биполярные транзисторы, последние два — полевые.

Распространение нескольких типов логики, выполняющих одни и те же логические функции, объясняется различием их основных характеристик, что в зависимости от технических требований и условий эксплуатации позволяет строить цифровые устройства с требуемыми характеристиками.

Самыми распространенными в настоящее время являются интегральные схемы, реализующие ТТЛ и ее разновидности. Этот тип интегральных схем, по прогнозам специалистов, останется наиболее массовым и в ближайшем будущем.  Интегральные схемы данного типа обладают средним быстродействием (МГц) и средней потребляемой мощностью. Интегральные схемы, реализующие ЭСЛ, являются наиболее быстродействующими, но мощность, потребляемая этими элементами, превышает мощность элементов ТТЛ. Однако гибкость ее схемотехнических решений позволяет достаточно просто реализовать сложные логические функции.

Базовые элементы И2Л были разработаны специально для использования в БИС. Их отличает высокая, недоступная для ТТЛ и ЭСЛ степень интеграции, пониженное напряжение питания, простота согласования с элементами ТТЛ и возможность регулировать в широких пределах быстродействие путем изменения потребляемой мощности.

Особенностью интегральных схем, выполненных на полевых транзисторах, является малая потребляемая мощность. Однако по быстродействию эти элементы пока уступают логике на биполярных транзисторах. Кроме того, данный тип логики обладает высокой помехоустойчивостью.

В сравнении с биполярными, полевые транзисторы имеют меньшие размеры и проще в изготовлении, что позволяет существенно повысить степень интеграции. Поэтому они лежат в основе функционально сложных устройств с невысоким быстродействием.

Прогнозы специалистов показывают, что по мере совершенствования технологии, направленной на повышение быстродействия, этот класс интегральных схем постепенно станет массовым. В первую очередь это интегральные схемы КМОП.

СОСТАВ, СХЕМОТЕХНИКА И ПРИНЦИП ДЕЙСТВИЯ БЛЭ ТТЛ

Схемотехнически большинство ИС, входящих в состав серий ТТЛ, выполнено на основе комбинаций двух базовых схем: элемента И-НЕ (штрих Шеффера) и расширителя по ИЛИ.

Рассмотрим сначала схему элемента И-НЕ, показанную на рисунке 9.

Рис. 9. Схема элемента И-НЕ

Элемент И-НЕ может быть представлен последовательным соединением трех каскадов:

  1.  Входного многоэмиттерного транзистора с резистором и диодами , реализующих логическую операцию И;
  2.  Фазоинвертора на транзисторе , резисторе и цепи нелинейной коррекции ,  и ;
  3.  Двухтактного выходного усилителя на транзисторах и , резисторе и диоде .

Расширитель по ИЛИ имеет следующую схему (рис. 10).

 

Рис. 10. Расширитель по ИЛИ

Расширитель по существу  повторяет первые два каскада элемента       И-НЕ и содержит входной многоэмиттерный транзистор с резистором и транзистор фазорасщепительного каскада.

Объединение элементов И-НЕ и расширителя по ИЛИ путем соединения точек «» и «» позволяет получить ЛЭ, реализующий последовательность операций И-ИЛИ-НЕ.

Рассмотрим  сначала работу  элемента И-НЕ.

Предположим, что хотя бы на один вход подано напряжение логического «0». В этом случае многоэмиттерный транзистор оказывается насыщенным током, протекающим от источника питания через резистор .

.             (7)

Напряжение  на  его  коллекторе  будет  мало  отличаться  от  нуля.

.              (8)

Поэтому транзистор оказывается запертым (в отсечке). Так как эмиттерный ток транзистора практически равен нулю, транзистор тоже будет заперт. Ток, протекающий через резистор , втекает в базу транзистора , он будет открыт, поэтому напряжение на выходе элемента будет иметь высокий уровень и определяться выражением:

,                 (9)

.                     (10)

Таким образом, при наличии на любом из входов схемы напряжения низкого уровня напряжение на его выходе будет иметь высокий уровень.

Предположим теперь, что на все входы ЛЭ подан высокий уровень напряжения. В этом случае все эмиттерные переходы многоэмиттерного транзистора оказываются смещенными в обратном направлении (заперты). При этом его коллекторный переход сместится в прямом направлении, и по цепи резистор , коллекторного перехода транзистора   и последовательно соединенных эмиттерных переходов транзисторов и , будет протекать ток.  Этот ток насытит транзисторы и , и на выходе ЛЭ установится напряжение низкого уровня, численно равное напряжению насыщения транзистора .

.       (11)

Так как, в этом случае, транзистор насыщен, присутствующее на его коллекторе напряжение оказывается недостаточным для прямого  смещения двух последовательно включенных p-n-переходов (эмиттерный переход и диод ).

Транзистор будет заперт.

Таким образом, если на всех входах схемы присутствует высокое напряжение, на выходе ЛЭ будет напряжение низкого уровня.

Для положительной логики описанный алгоритм работы соответствует операции И-НЕ.

.     (12)

Замечание: В общем случае параллельное соединение нескольких  выходов таких элементов недопустимо, так как формирование на них  сигналов различных уровней приведет к выходу из строя транзисторов  выходного каскада. Параллельно можно соединять выходы только синхронно работающих элементов.

НАЗНАЧЕНИЕ ОТДЕЛЬНЫХ ЭЛЕМЕНТОВ СХЕМЫ

1. Выполнение выходного каскада по двухтактной схеме (рис. 11) позволяет одновременно решить две задачи:

• повысить быстродействие элемента. Нагрузка ЛЭ, как правило, носит емкостной характер, и применение двухтактного выходного каскада  позволяет увеличить ток перезаряда емкости нагрузки;

Рис. 11. Схема двухтактного выходного каскада

• снизить потребление мощности. В установившемся режиме логический «0» через выходной каскад протекает только ток нагрузки.

2. Во входной цепи многоэмиттерного транзистора включены диоды , которые защищают элемент от появления на его входе недопустимых напряжений обратной полярности.

3. Нелинейная цепь коррекции , и позволяет увеличить быстродействие элемента и приблизить его АПХ к прямоугольной.  Последнее улучшает формирующие свойства элемента, что показано на рисунке 13. Нелинейная цепь коррекции изображена на рисунке 12.

Рис. 12. Схема базового элемента

Рис. 13. Улучшенная АПХ нелинейной цепи коррекции

Если увеличивать напряжение на обоих входах от многоэмиттерного транзистора пока будет оставаться в насыщении. Поэтому в соответствии с уравнением

),    (13)

с ростом будет расти напряжение на базе . При некотором промежуточном напряжение на базе станет равным:

.   (14)

Таким образом, при , и закрыт и состояние остальных транзисторов остается неизменным. Соответственно пока не меняется и остается равным (участок I АПХ).

При дальнейшем увеличении , т.е. при напряжение на базе   станет больше , транзистор начнет открываться, ток его эмиттера и соответственно коллектора будут возрастать. Но до тех пор, пока выполняется неравенство:

,          (15)

транзистор будет оставаться закрытым. Открытый транзистор работает как эмиттерный повторитель, передавая изменение напряжения на коллекторе на выход схемы (участок II АПХ).

Если пренебречь током базы , ток . В цепи эмиттера установлен резистор , на котором образуется ООС по току. Поэтому коэффициент усиления по напряжению каскада, собранного на , определяется следующим образом:

,       (16)

обычно его значение мало (1.6), соответственно изменение напряжения на коллекторе и на выходе схемы будет тоже мало (участок II пологий).

Таким образом, при увеличении одновременно увеличивается напряжение и . При достижении входным напряжением порогового  , напряжение становится равным . И при дальнейшем увеличении , т.е. при , транзистор открывается. Напряжение на эмиттере фиксируется на уровне и ООС, образующаяся на , отключается. Коэффициент усиления каскада на за счет этого резко увеличивается. Соответственно резко увеличивается скорость изменения напряжения и (участок III АПХ).

Для повышения помехоустойчивости и улучшения формирующих свойств желательно исключить участок II АПХ. Поэтому, как отмечалось ранее, введены элементы , , .

Принцип действия данной цепи основан на зависимости ее сопротивления от состояния транзистора . Если этот транзистор закрыт, то транзистор нелинейной цепи коррекции тоже закрыт. Суммарное сопротивление цепи, шунтирующий эмиттерный переход транзистора , в основном определяется сопротивлением , которое велико. Поэтому на начальном этапе формирования АПХ весь эмиттерный ток втекает в базу транзистора , что формирует его включение. Что исключает почти участок II АПХ и увеличивает крутизну участка III.

 После включения , насыщается и , шунтируя эмиттерный переход низкоомным сопротивлением . Это, во-первых, уменьшает степень насыщения и во-вторых, при последующем выключении увеличивает ток, удаляющий из базовой области этого транзистора избыточный заряд неосновных носителей. Оба эти фактора способствуют снижению времени рассасывания транзистора , что способствует повышению быстродействия элемента.

В момент переключения ЛЭ, в его выходной цепи протекает так называемый «сквозной ток», обусловленный тем, что в течение интервала рассасывания запираемого транзистора, оба транзистора выходного двухтактного усилителя оказываются насыщенными. Это приводит к тому, что ток потребления элемента имеет выраженный импульсный характер. Поэтому с увеличением частоты переключения  среднее значение тока, потребляемого элементом, растет. Растет и его потребляемая мощность. Кроме того, протекание импульсов тока за счет действия индуктивности соединительных проводов, может привести к появлению ложных срабатываний соседних элементов (внутренние помехи). Это показано на рис. 14.

Рис. 14.

Для ограничения величины «сквозного тока» в коллекторную цепь включен резистор . Однако чрезмерное увеличение сопротивления этого резистора, во-первых, увеличивает мощность, рассеиваемую в элементе и, во-вторых, уменьшает его нагрузочную способность. Поэтому для исключения действия помех, шины питания должны выполняться с малой собственной индуктивностью и по всей длине шунтироваться конденсаторами с малой паразитной индуктивностью (керамическими).  

Следует отметить еще одну особенность применения элементов ТТЛ.

Согласно рассмотренному принципу работы, если вход элемента остается неподключенным к источнику сигнала, можно считать, что на его вход подан сигнал логической «1». Однако на практике неиспользуемые входы элементов ТТЛ рекомендуется не оставлять свободными, а через дополнительный резистор подключать к шине . В противном случае, в соответствии логической «1» по входу элемент обладает большим входным сопротивлением, резко увеличивается вероятность воздействия помех. Обычно один резистор можно использовать для подключения нескольких выходов:

.      (17)

РАЗНОВИДНОСТИ СХЕМОТЕХНИКИ ЭЛЕМЕНТОВ ТТЛ

 

Кроме рассмотренных БЛЭ, универсальные серии ИС ТТЛ включают в свой состав некоторые специализированные элементы. Они предназначены для расширения функциональных возможностей, увеличения нагрузочной способности и быстродействия. Рассмотрим некоторые из них.

БЛЭ ТТЛ с открытым коллектором. Он предназначен для согласования логических схем с внешними исполнительными и индикаторными устройствами, например светодиодными  индикаторами, обмотками реле и т.д. Схема этого элемента показана на рис. 15.

Рис. 15. Схема БЛЭ ТТЛ с открытым коллектором

Основным его отличием от рассмотренного БЛЭ является выполнение выходного усилителя мощности по однотактной схеме без собственного нагрузочного резистора.

 В данном элементе также отсутствует цепь нелинейной коррекции АПХ, а используется резистор . Это связано с тем, что элемент ставится обычно на выходе логического устройства и к нему в меньшей степени предъявляются требования квантования сигнала. Обычно выходной транзистор выполняется с большим допустимым током коллектора.

В отличие от  стандартных, элементы ТТЛ с открытым коллектором допускают параллельное включение выходных выводов. При этом относительно выходных сигналов каждого элемента реализуется логическая операция И:

.       (18)

Это позволяет упростить схему проектируемого устройства за счет исключения дополнительных элементов (реализующих операцию И) и обеспечить работу нескольких выходов на общую шину.

В обозначении элементов с ОК после символа функции ставится ромб с черточкой снизу. Это показано на рис. 16.

Рис. 16. Обозначение элементов с ОК

Такое внешнее соединение элементов называется монтажной логикой. Схему можно показать следующим образом на рис. 17.

Рис. 17. Соединение элементов монтажной логикой

При реализации монтажной логики высокое напряжение на общем выходе возникает только при запирании всех выходных транзисторов элементов, т.к. насыщение хотя бы одного из них снижает выходное напряжение до уровня .

Положительным свойством элементов с ОК при работе магистрально-модульных системах является их защищенность от повреждений из-за ошибок управления, приводящих к одновременной выдаче на шину нескольких слоев, а также возможность реализации дополнительных операций монтажной логики.

Недостатком является большая задержка переключения из . При этом переключении происходит заряд емкости нагрузки малым током резистора . Сопротивление резистора нельзя сделать слишком малым, т.к. это приводит к большим токам выходной цепи в статике при насыщенном состоянии выходного транзистора. Поэтому положительный фронт выходного напряжения формируется относительно медленно с постоянной времени .

Расчет резистора можно провести, базируясь на анализе статических режимов элементов.

Ограничение снизу величины сопротивления резистора связано с тем, что его уменьшение может вызвать перегрузку насыщенного транзистора по току. Рассмотрим схему на рис. 18.

Рис. 18.

В этой схеме нулевое состояние выхода обеспечивается элементом ОК №1. Из схемы видно, что через выход элемента №1 протекает суммарный ток, складывающийся из токов резистора , входных токов логических элементов и токов выходов закрытых элементов с ОК с 2…, т.е.

,    (19)

где . Чтобы ток выхода элемента с ОК №1 не превысил допустимого значения , следует соблюдать следующее условие:

.      (20)

Ограничение сверху величины сопротивления связано с необходимостью гарантировать высокий уровень , формируемого в схеме при закрытом состоянии всех выходов элементов с ОК. Это можно сделать по следующей схеме на рис. 19.

Рис. 19.

Из схемы видно, что:

    ,      (21)

 ,      (22)

Отсюда:

,      (23)

где - паспортный параметр элемента.

БЭ ТТЛ С ПОВЫШЕННОЙ НАГРУЗОЧНОЙ СПОСОБНОСТЬЮ

 Предназначен для использования в случаях, когда коэффициента разветвления стандартного элемента ТТЛ недостаточно для передачи сигнала всем потребителям. Схемотехнически данный элемент отличается от стандартного выполнением выходного каскада и имеет следующую схему, показанную на рис. 20.

Рис. 20. БЛЭ ТТЛ с повышенной нагрузочной способностью

Для увеличения мощности сигнала логической «1», снимаемого с выхода элемента, в выходном каскаде использована схема составного транзистора - введение дополнительного транзистора исключает использование диода и за счет дополнительного усиления по току коэффициент разветвления таких элементов в три раза превышает значение этого коэффициента для стандартного элемента ТТЛ.

ЭЛЕМЕНТ ТТЛ С ТРЕТЬИМ (ВЫСОКОИМПЕДАНСНЫМ) СОСТОЯНИЕМ СХЕМЫ

Предназначен для совместной работы нескольких элементов на общую шину. Необходимость такого схемотехнического решения возникает, например, в микропроцессорных системах при организации межрегистровых связей. В таких  системах обмен информацией между несколькими регистрами  осуществляется по последовательному принципу. При этом используется единственная линия связи (общая шина – Date Bus). К этой шине подключены входы и выходы всех регистров. При этом реализуется принцип разделения информации во времени, при котором в каждый конкретный момент обмен возможен только между двумя определенными регистрами. Путь передачи информации в каждый конкретный момент определяется значениями управляющих сигналов. Например, по следующей схеме на рис. 21.

Рис. 21.

Такое параллельное соединение нескольких входов и выходов различных регистров возможно только при использовании в них специальных схемотехнических решений обеспечивающих выбор требуемого пути передачи информации. Этой цели служат специальные элементы разрешающие запись информации только при подаче соответствующего сигнала на входы или управляющие Z - элементами, т.е. элементами с третьим состоянием выхода. Рассмотрим их.  

Как уже отмечалось ранее, непосредственное объединение выходов нескольких стандартных элементов ТТЛ невозможно, т.к. может привести к выходу из строя транзисторов выходного усилителя мощности. Появление на выходе хотя бы одного из параллельно включенных элементов сигнала логического «0» переводит остальные элементы, пытающиеся формировать на выходе сигнал логической «1» в режим короткого замыкания по выходу.

Рассмотрим принципиальную схему элемента И-НЕ с третьим состоянием по выходу показанную на рис. 22.

Рис. 22. Принципиальная схема элемента И-НЕ с третьим

состоянием по выходу

В основном данная схема повторяет схемотехнику стандартного элемента ТТЛ. Для организации третьего (высоко - импедансного) состоянии по выходу, многоэмиттерный транзистор , выполняющий операцию И, снабжается дополнительным эмиттером, который через вспомогательный транзисторный ключ соединен с общей шиной. Для управления транзисторным ключом используется схема, повторяющая входной каскад стандартного элемента ТТЛ. Она включает входной транзистор и усилитель на транзисторе , по схеме эмиттерного повторителя.   

Эмиттер транзистора является входом управления третьим состоянием элемента (вход Z). Его база через резистор соединена с шиной питания, а коллектор подключен к входу усилителя на транзисторе .

Сигнал, снимаемый с резистора , управляет состоянием стандартного ключа . Дополнительно коллектор через диод подсоединен к базе транзистора .

Пусть сигнал Z=1, то эмиттерный переход оказывается смещенным в обратном, а коллекторный – в прямом направлении. Ток от этой шины питания через резистор втекает в базу транзистора , насыщая его. Одновременно насыщается транзистор , при этом соответствующий эмиттерный переход МЭТ оказывается подключенным к общей шине, что эквивалентно подаче на этот вход логического «0». Поэтому независимо от значений остальных входных переменных элемент пытается сформировать на выходе сигнал логической «1», т.е. его транзисторы и оказываются закрытыми. Транзистор также оказывается закрытым из-за шунтирования его входной цепи последовательно включенным прямо смещенным диодом и насыщенным транзистором .

Поэтому при Z=1 оба транзистора выходного каскада оказываются закрытыми и ЛЭ фактически отключен от выходного вывода. Это соответствует высокоимпедансному состоянию, при котором выходной сигнал элемента при любых комбинациях его входных сигналов не попадает на его выход.

Если Z=0, то резистор насыщает транзистор . Транзисторы и оказываются закрытыми и на дополнительный вход многоэмиттерного транзистора подается сигнал, который не влияет на работу элемента. В этом случае выходной сигнал определяется только комбинацией логических переменных на входах.


СТАТИЧЕСКИЕ ХАРАКТЕРИСТИКИ И ДИНАМИЧЕСКИЕ ПАРАМЕТРЫ БЛЭ ТТЛ

  1.  АПХ элемента ТТЛ изображена на рис. 23.

Рис. 23. АПХ элемента ТТЛ

АПХ типового элемента ТТЛ, т.е. зависимость имеет следующий вид, представленный на рис. 24.

Рис. 24. АПХ типового элемента ТТЛ

Пусть в исходном состоянии на оба входа подано . Поэтому оба перехода МЭТ будут открыты и МЭТ будет в режиме насыщения. Тогда эквивалентная схема входной цепи, соответствуя подаче на входы, будет иметь следующий вид, представленный на рис. 25.

Рис. 25. Эквивалентная схема входной цепи

Согласно этому рисунку напряжение на базе МЭТ относительно корпуса определяется:

.      (24)

В исходном состоянии:

,      (25)

.     (26)

Поэтому для имеем:

.   (27)

Соответственно на коллекторе МЭТ определяется:

.      (28)

Подставляя , получаем:

       .    (29)

Для кремниевых транзисторов:

 .      (30)

Поэтому транзистор будет закрыт и его ток коллектора мал и равен соответственно и ток . Поэтому напряжение на эмиттере , определяется:

.   (31)

Соответственно тоже будет закрыт. Напряжение на коллекторе определяется:

. (32)

Поэтому транзистор и диод будут открыты. На выходе схемы будет высокий уровень напряжения, равный:

           

,     (33)

это участок I АПХ.

Будем увеличивать . Пока это напряжение достаточно мало МЭТ будет оставаться в насыщении. Но с ростом будет расти . При некотором напряжение на базе будет равно:

   .   (34)

При дальнейшем увеличении , напряжение на базе станет больше и начнет открываться, ток его эмиттера и коллектора будут увеличиваться. Но пока:

     ,    (35)

транзистор будет оставаться закрытым. Открытый транзистор работает как эмиттерный повторитель, передавая изменение напряжения на коллекторе на выход схемы (участок II АПХ).

На резисторе ООС по току

,        (36)

мало.

,     (37)

т.е. увеличивая увеличивает .

 При достижении , напряжение станет равным и транзистор откроется, фиксируя напряжение на эмиттере на уровне . При этом ООС на отключается, коэффициент усиления каскада на резко увеличивается. Соответственно резко увеличивается скорость изменения напряжения на и (участки III АПХ).

Таким образом, анализируя АПХ элемента, можно сказать, что для его нормальной работы необходимо, чтобы входному напряжению соответствовало , а напряжению напряжение . Это можно показать на рис. 26.

Рис. 26. АПХ элемента

  Эти неравенства отображают допустимые области изменения входного и выходного сигналов при заданной нагрузке ЛЭ. Для реальных элементов меньше , а больше на величину допустимой помехи, что необходимо для обеспечения требуемого условия помехоустойчивости.

,     (38)  

,     (39)

Разность напряжений:

  ,      (40)

Называется напряжение логического перепада.

2. Выходная характеристика.

Отражает изменение выходного напряжения БЛЭ от тока, протекающего в цепи нагрузки при неизменной комбинации входных логических переменных. Т.к. БЛЭ может устойчиво формировать на выходе два установившихся напряжения логического «0» и «1», различают две его выходные характеристики. Отличаются они направлением протекания тока. В режиме логической «1» ток вытекает из элемента эквивалентной схемы показанной  на рис. 27. 

 

Рис. 27. Эквивалентная схема элемента БЛЭ ТТЛ

 

Такое направление тока принято считать отрицательным.

В режиме логического «0» ток втекает в элемент, т.к. ток принято считать положительным на рис. 28.


Рис. 28.

Согласно такой оговоренной ситуации, выходная характеристика для логической «1» лежит во втором квадранте, а для логического «0» в первом квадранте на рис. 29.

Рис. 29. Выходная характеристика для логических «0» и «1»

Аналогически эти выходные характеристики описываются следующими выражениями.

Для логической «1»:

,     (41)

Для логического «0»:

,     (42)

 Из этих выражений следует, что увеличению соответствует уменьшение и увеличение .

Поэтому, имея выходную характеристику и зная и , всегда можно найти токи и . По найденным токам для данного БЛЭ можно рассчитать коэффициенты разветвления по выходу для значений логического «0» и логической «1».

Выходные характеристики позволяют также рассчитать выходные сопротивления БЛЭ для логического «0» и «1».

3. Входная характеристика БЛЭ ТТЛ.

Отражает зависимость входного тока одного из входов БЛЭ от изменения его входного напряжения при условии, что на все остальные входы поданы значения пассивного логического уровня, а нагрузка на выходе постоянна (для элемента И-НЕ пассивный сигнал «1»). Это показано на рис. 30.

Рис. 30.

Из принципа работы БЛЭ следует, что в режиме логической «1» входной ток элемента равен току обратно смещенного эмиттерного перехода МЭТ . Этот ток втекает в элемент. В режиме логического «0» входной ток равен току прямо смещенного эмиттерного перехода и определяется сопротивлением резистора , входным напряжением и напряжением питания. При этом он отрицателен, т.к. вытекает из элемента. Поэтому входная характеристика БЛЭ ТТЛ лежит в первом и четвертом квадрантах и имеет следующий вид на рис. 31.

Рис. 31. Входная характеристика БЛЭ ТТЛ

Максимальный входной ток в режиме логического «0»:

         ,      (43)

4. Динамические свойства БЛЭ ТТЛ.

Определяются типовыми динамическими параметрами ЛЭ: временем задержки распространения сигнала и временем переключения выходного сигнала. Эти параметры можно пояснить на следующем рис. 32.

Рис. 32. Типовые динамические параметры ЛЭ

Временем задержки распространения () называется временной интервал между перепадами входного и выходного напряжений, измеренный по заданному их уровню. Обычно этот уровень равен полусумме асимптотических напряжений логического «0» и «1».

В общем случае различают два времени задержки распространения:

- при переходе выходного напряжения БЛЭ от значения логической «1» к логическому «0».

- при переходе от логического «0» к логической «1».

В общем случае эти времена не равные.

При расчете цифровых устройств часто используются средним значением времени задержки распространения импульса:

  ,       (44)

Второй параметр: Длительность переключения выходного сигнала – это временной интервал, в течении которого выходное напряжение БЛЭ изменяется от 0,1 до 0,9 значения напряжения логического перепада.

Различают длительность фронта и спада или выходного напряжения.

Необходимо отметить, что численные значения приведенных параметров сильно зависят как от условий эксплуатации, так и от конкретного вида межсоединений БЛЭ. Увеличение емкости нагрузки приводит к увеличению численного  значения указанных параметров, т.е. считает быстродействие элемента.  

Увеличению емкости нагрузки способствует неправильный монтаж элементов и использование для уменьшения числа входов БЛЭ параллельного включения нескольких однотипных выводов ИС. Поэтому с точки зрения повышения быстродействия предпочитательней на неиспользуемые входы БЛЭ подавать пассивные логические контакты, а не включать параллельно несколько входных выводов. Это показано на рис. 33.

Рис. 33.

Указанные динамические параметры определяют максимальную частоту сигнала, допустимую для данного типа БЛЭ. При увеличении частоты выше допустимого значения появляются ошибки в обработке информации – ложные «0» и «1».  

Данные нарушения исчезают при смещении частоты входного сигнала. Появление этих ошибок обусловлено тем, что за время действия входного сигнала, выходное напряжение БЛЭ не успевает достичь значения соответствующего законом отображения 1 или 0.

СПОСОБЫ ПОВЫШЕНИЯ БЫСТРОДЕЙСТВИЯ

Быстродействие БЛЭ серии ТТЛ в основном определяется инерционными свойствами применяемых биполярных транзисторах нагрузки.

Инерционность, обусловленная параметрами нагрузки, зависит от конкретной схемы устройства и его конструктивного исполнения.

Инерционность, связанная с соответственно частотными свойствами элементов, может быть уменьшена изменением схемотехники и режимов работы элементов.

Анализ процессов переключения схем на биполярных транзисторах, что основными причинами инерционности является перезаряд его коллекторной емкости и время рассасывания. Эти параметры определяются как технологией изготовления транзисторов, так и режимами в ключевой схеме.

Например, уменьшение длительностей переключения, обусловленных перезарядом коллекторной емкости можно достичь уменьшением сопротивления коллекторной нагрузки.

, то есть уменьшение . 

При этом, повышение быстродействия приводит к увеличению тока коллектора и, следовательно, с увеличенного мощности, рассеиваемой БЛЭ. Тем не менее, техническое решение нашло применение в интегральных схемах ТТЛ серии К531.

Для уменьшения времени рассасывания в БЛЭ ТТЛ используются диоды и транзисторы Шоттки, таким образом самым радикальным методом уменьшения является использование ненасыщенного режима работы транзистора. Это наиболее просто достигается шунтированием коллекторного перепада диодом Шоттки, смотрите рис.34.

Рис.34. Схема диода Шоттки.

Диод Шоттки имеет существенно меньшее пороговое напряжение открывания, чем переход. Поэтому во время действия входного импульса диод Шоттки открывается раньше, чем коллекторный переход транзистора, предотвращая накопление избыточного заряда в его базовой области. Накопление заряда в самом диоде Шоттки не происходит, так как ток этого диода обусловлен переносом основных носителей заряда. Таким образом, включение параллельно коллекторному переходу транзистора диода Шотки при подаче входного напряжения автоматически фиксируется напряжение коллектор-база на уровне, близком к нулевому. Поэтому транзистор при этом работает вблизи границы режима насыщения.

Данное схемотехническое решение реализовано в разновидности БЛЭ ТТЛ, именуемой ТТЛШ.


Рассмотрим принципиальную электрическую схему БЛЭ ТТЛ серии 555 на рис. 35.

Рис.35. Принципиальная электрическая схема БЛЭ ТТЛ серии 555.

От схемы стандартного БЛЭ ТТЛ она отличается применением выходного каскада составного транзистора, что соответствует повышению быстродействия и увеличению нагрузочной способности и выполнением входного каскада, реализующего операцию И на диадах , .

При подаче на все входы элемента напряжения высокого уровня оба диода смещаются в обратном направлении, поэтому ток резистора насыщает транзисторы и , формируется на выходе элемента сигнал низкого уровня. Если хотя бы на один вход схемы подано низкое напряжение, соответствующий диод смещается в прямом направлении. Ток резистора замыкается на общую шину, минуя эмиттерные переходы и . Последние запираются. При этом ток резистораоткрывает составной транзистор , , формируется напряжение высокого уровня. (Диод способствует ускорения переключения элемента из состояния в , тогда транзисторы и запираются, а ещё не успел открыться. При этом паразитные емкости разряжаются через этот диод и открыт транзистор).

Благодаря использованию диодов на входе, входные выводы элемента могут непосредственно подключаться к шине источника питания, что не рекомендуется делать для емкостных элементов ТТЛ.

Кроме того, повышенное быстродействие, достигнутое применением диодов Шоттки, позволило реализовать одним ТТЛШ с уменьшенным потреблением, примерно в пять раз меньше, чем у стандартных интегральных схем с ТТЛ. Это позволяет значительно повысить сложность интегральных схем и соответственно её функциональные возможности. По этой причине при создании БИС и СБИС  

ИНТЕГРАЛЬНЫЕ ПАРМЕТРЫ И РАЗНОВИДНОСТИ СЕРИИ ТТЛ

Интегральные параметры БЛЭ определяют уровень развития, совершенство технологии, схемотехники, а также качество ИС.

Основными являются энергия переключения и степень интеграции.

Энергия переключения определяется как произведение средней мощности, потребляемой ЛЭ, на среднее время задержки распространения импульса.

(мВТ)                                         (45)

По мере совершенствования схемотехники и технологии энергия переключения уменьшается.

Уровень этой энергии переключения свидетельствует о том, что на дополнительном этапе развития технологии и схемотехники увеличение быстродействия ИС всегда связано с увеличением потребляемой мощности и наоборот, снижение потребляемой мощности одновременно ведет к падению быстродействия.

 Степень интеграции (N) гарантирует число элементарных ЛЭ (обычно двухвходовых) расположенных на одном кристалле ИС. Численное значение определяется выражением:, где – количество элементов в ИС. В настоящий момент времени существуют ИС шестой степени интеграции.

Все ИС ТТЛ, выпускаемые отечественной промышленностью, можно разделить на две группы:

  1.  Стандартные – серия 155.
  2.  Быстродействующие с диодами Шоттки – серии 530, 531, 1531.
  3.  Маломощные с диодами Шоттки – 533, 55, 1533.

Элементы всех этих серий практически выполнены по единой схеме. Существует небольшие схемотические отличия, которые мы рассмотрели. Основное их отличие в быстродействии и потребляемой мощности.

БЛЭ ЭМИТТЕРНО-СВЯЗАННОЙ ЛОГИКИ

1. Особенности схемотехники элементов ЭСЛ.

 Причиной появления БЛЭ ЭСЛ явилось увеличение быстродействия цифровых устройств.

Как было отмечено ранее, основными причинами инерционности на биполярных транзисторах, являются время рассасывания неосновных носителей из базовой области и постоянная времени перезаряда выходной емкости.

Время рассасывания может быть полностью исключено при работе биполярного транзистора в активной области. От влияния же постоянной времени перезаряда полностью избавится не удается. Это влияние можно лишь уменьшить, путем увеличения коллекторного тока.

Кроме того, при неизменном токе перезаряда выходной емкости ключа, длительность его перехода из состоянии логического нуля в состояние логической единице и обратно может быть уменьшено только за счет уменьшения логического перепада.

                                             (46)

Рис.36.

Как видно такое решение позволяет повысить быстродействие, но делается оно за счет снижения помехоустойчивости, что требует создания схем менее поверженных действию помех. Эти принципы и использованы при построении элементов ЭСЛ.

 


Основой БЛЭ ЭСЛ является токовый ключ, схема которого представлена на рис.37.

Рис.37. Схема токового ключа БЛЭ ЭСЛ

Ключ выполнен в виде дифференциального каскада на двух транзисторах. На базу одного из них () подано некоторое постоянное опорное напряжение (). Изменение напряжения, подаваемого на вход ниже, или выше приведет к перераспределению тока , заданного токостабилизирующим резистором , между транзисторами и . При этом транзисторы не попадают в режим насыщения и, следовательно, в ключе принципиально отсутствует интервал рассасывания. Таким образом, способность этого элемента является постоянство потребляемого тока, независимо от значения выходного сигнала ключа.

Эта способность выгодно отличает БЛЭ ЭСЛ от элемента ТТЛ.

Общей шиной для элемента является шина , поэтому все потенциалы помех схемы такого ключа отрицательны относительно общей шины. Но как и в элементах ТТЛ, здесь реализован принцип положительной логики. Большому, то есть более положительному напряжению соответствует логическая единица, более отрицательному соответствует логический ноль.  Последнее реализовано выбором малых сопротивлений резисторов и , что полезно также с точки зрения уменьшения постоянной времени перезаряда выходной емкости.

С токового ключа одновременно снимаются два сигнала – прямой и инверсный ; .

Выходное напряжение, снимаемое с выходов и всегда больше , таким образом, транзисторы и всегда работают в ненасыщенном режиме. Поэтому непосредственное последовательное включение нескольких таких ключей невозможно. Для этого необходим согласующий каскад. В качестве такого используют схемы эмиттерных повторителей.

 


Поэтому полная схема БЛЭ, выполненная на основе токового ключа, изображена на рис.38.

Рис.38. Полная схема БЛЭ на основе токового ключа.

Функциональную схему БЛЭ можно разбить на следующие узлы.

1. Токовый ключ на транзисторах и . Причем число транзисторов определяет количество входов элемента.

2. Источник опорного напряжения, состоящий из параметрического стабилизатора , , , , . Диоды для термокомпенсации.

3. Выходные эмиттерные повторители , .

ПРИНЦИП ДЕЙСТВИЯ И ФУНКЦИОНАЛЬНЫЕ ВОЗМОЖНОСТИ БЛЭ ЭСЛ

 Предположим, что оба входа схемы подано напряжение низкого уровня, близкое к. Тогда транзисторы , будут закрыты. Весь ток будет протекать через транзистор . Этот транзистор поддерживается в активном режиме работы. Если не учитывать обратные токи коллекторных переходов транзисторов и , через резистор протекает только базовый ток транзистора . Следовательно напряжение на выходе будет близко к нулю:

.  (47)

Через резистор кроме базового тока протекает ток . Эти токи создают на резисторе падение напряжения равное:

,       (48)

так как при

Это напряжение преобразуется выходным эмиттерным повторителем :

.      (49)

Если на один из входов схемы подано напряжение более положительное, чем соответствующий транзистор перейдет в активный режим работы. Его ток будет равен току , что приведет к смене уровней выходного напряжения:

,          (50)

.      (51)

Из описанного следует, что рассмотренная схема реализует по выходу операцию ИЛИ-НЕ, а по выходу - ИЛИ, то есть,.

Резисторы и , включенные между базами транзисторов   и , и выводом , обеспечивают закрытое состояние этих транзисторов при отсутствии входного сигнала. Это позволяет не беспокоиться о подключении используемых входов ИС и выводами питания.

Особенностью схемотехнического построения элементов ЭСЛ являются использование для подключения общей шины токового ключа и выходные эмиттерные повторителей различных выводов ИС. Потребляемый ток, протекающий в этих цепях, имеет соответственно различный характер. Как было сказано ранее, в принципе работы токового ключа заложено потребление постоянного значения тока, т.к. оно работает связано с перераспределением тока .

Эмиттерные же повторители потребляют импульсный ток, к тому же для улучшения частотных свойств сопротивления резисторов, в цепи их эмиттеров выбираются меньшими .

Рис. 39.

Поэтому совместное питание этих цепей из-за малой величины логического перепада может приводить к ложному срабатыванию соседних элементов (внутренние помехи). Поэтому разделение цепей питания позволяет устранить этот недостаток.

Раздельное питание токовых ключей и выходных эмиттерных повторителей позволяет дополнительно решить задачу снижения мощности, рассасываемой в реальной аппаратуре. Так как выходное напряжение элемента лежит в диапазоне -0,9…-1,7 В, то для питания внешних резисторов может быть использовано напряжение 2 В. Такое решение при малых позволяет значительно уменьшить потери мощности.

Рассмотренные функциональные возможности БЛЭ ЭСЛ простыми схемотехническими приемами могут быть существенно расширены. Для этого используется два следующих приема:

  1.  Совместное включение выходов нескольких элементов на общую нагрузку.
  2.  Многоярусное включение переключателей тока.

Первый прием использует свойство эмиттерных повторителей поддерживать высокий уровень выходного напряжения, если хотя бы один из параллельно соединенных транзисторов включен.

Рис. 40.

Логические операции, реализуемые при объединении выходов двух двухвходовых элементов, работающих с переменными ,и,иллюстрируются следующей таблицей:

Таблица 1. Таблица логических операций, реализуемых при объединении выходов двух двухвходовых элементов

Тип соединения

Выходные сигналы

Тип выполняемой операции

Инвертирующие выходы

ИЛИ-И-НЕ

Прямые выходы

ИЛИ

Второй прием базируется на последовательном (многоярусном) включении токовых переключателей, что позволяет реализовать более сложные логические функции.

Идея построения многоярусных переключателей состоит в использовании в качестве нагрузочного элемента транзистора нижнего яруса дополнительного токового переключателя, образующем следующий ярус схемы. При этом для протекания тока через токовые переключатели высшего яруса должны быть включены соответствующие транзисторы низшего яруса схемы.


Рассмотрим схему двухъярусного переключателя:

Рис.41. Схема двухъярусного переключателя.

Схема выключает токовый переключатель первого яруса на транзисторах и . В коллекторные цепи этих транзисторов включены два токовых переключателя второго яруса на транзисторах , и , . Для работы схемы желательное напряжение нижнего токового переключателя должно быть меньше, чем верхних. Поэтому при использовании одного источника опорного напряжения на вход нижнего токового ключа оно подается через делитель напряжения на резисторах и.

Для согласования уровней входного напряжения для токовых ключей нижнего и верхнего ярусов служит эмиттерный повторитель на . Выходные эмиттерные повторители в данной схеме подключаются только к транзисторам токовых переключателей верхнего яруса.

Подадим на входы схемы два сигнала логического нуля, то есть , . В этом случае за счет действия на эмиттерные переходы транзисторов ,и будет подано более положительное смещение. Однако ток будет протекать только через последовательно включенные и . При этом только на выходе транзистора будет сформирован сигналом логического нуля. Ток протекает через резистор . На остальных выходах напряжение будет примерно равным , что соответствует уровню логической единицы. Поэтому зависимость выходного сигнала через входные сигналы будет описываться следующим выражением: .

Аналогично могут быть получены выражения, связывающие значения логических сигналов на остальных выходах: ; ; .

Таким образом, схема двухъярусного переключателя тока реализует функции дешифратора с двумя адресными входами. На основании описанного принципа могут быть построены и более сложные логические схемы.

Таким образом, выявляется особенность схем ЭСЛ, что за счет схемотехнических решений можно получить ИС для различных логических функций. При этом сама схемотехника является более гибкой, это позволяет более эффективно, т.е. при более простых, чем в ТТЛ, схемотехнических затратах реализовать сложные ФАЛ. Данное свойство нашло широкое практическое применение при разработке БИС на основе базовых матричных сигналов.


СТАТИЧЕСКИЕ ХАРАКТЕРИСТИКИ БЛЭ ЭСЛ

Так как входные и выходные напряжения элементов ЭСЛ отрицательны, т.е. передаточные характеристики лежат в третьем квадрате.

Рис.42. .Передаточные характеристики БЛЭ ЭСЛ.


Формирование АПХ рассмотрим по следующей схеме (см. рис. 43).

Рис. 43. Схема формирования АПХ БЛЭ ЭСЛ.

Пусть на входы 2 и 3 подан низкий уровень при и будут закрыты. Изменяя напряжение на входе 1, снимем АПХ элемента ЭСЛ. При этом будем полагать, что: , , , .

Если на вход 1 подано напряжение , транзистор будет закрыт, на его коллекторе будет напряжение . Весь ток течет через и поэтому он открыт и напряжение на эмиттере .

Будем увеличивать напряжение на входе 1. До тех пор пока напряжение на входе меньше транзистор будет оставаться закрытым, то остается открытым. Поэтому пока состояние схемы не меняется.

Рис. 44.

Когда напряжение на входе увеличится до уровня транзистор начинает открываться. Ток , протекающий через резистор в этом режиме определяется суммой токов эмиттеров транзисторов и :

.        (52)

Увеличение тока вызывает уменьшение тока , так как . Уменьшение тока соответствует закрыванию транзистора . Напряжение на коллекторе уменьшается, а на коллекторе увеличивается. Таким образом, ток остается неизменным, то напряжение так же остается неизменным.

Переключение транзисторов и заканчивается после того, как станет равным . В этом состоянии закрыт, - открыт и находится в активном режиме. Напряжение на эмиттере находится из формулы:

.         (53)

При дальнейшем расчете входного напряжения ток и уже не остаются постоянными. Это объясняется тем, что ток и больше некомпенсирует  изменение тока . Как видно из формулы величина прироста напряжения равна величине прироста .

До тех пор пока транзистор будет оставаться в активном режиме, с ростом напряжения , напряжение на коллекторе будет уменьшаться.

При некотором напряжении на входе разность напряжений на коллекторе и эмиттере станет равной:

и транзистор войдет в насыщение. Напряжение на коллекторе будет определяться из соотношения и будет нарастать с ростом входного напряжения.

Входная характеристика элемента ЭСЛ показана на рис.45.

Рис. 45. Входная характеристика элемента ЭСЛ

Входной ток всегда положителен, так как втекает и поэтому входная характеристика полностью во втором квадрате. С уменьшением модуля транзистор постепенно из режима отсечки приходит в активный, а затем в насыщение.

Выходная характеристика: Так же как и для элемента ТТЛ, для элемента ЭСЛ различают две основные характеристики, соответствующие формированию на выходе сигналов логического нуля и логической единицы. Обе эти характеристики лежат в третьем квадрате (см. рис. 46).

Рис. 46. Входные характеристики для элементов ТТЛ и ЭСЛ

Таким образом, на выходе элемента ЭСЛ используются эмиттерные повторители, то выходное сопротивление элемента мало и его выходные характеристики почти горизонтальны.

БЛЭ НА МДП ТРАНЗИСТОРАХ

1. Особенности использования МДП - транзистора.

МДП - транзистор (полевой транзистор с изолированным затвором) разработан в 1962 году. Это послужило началом нового схемотехнического направления разработки ИС МДП - типа. В первую очередь это были логические ИС и ИС запоминающих устройств.

Широкому распространению МДП – схемотехники способствовали следующие её особенности:

  1.  Более простая технология изготовления, это способствует повышению процента выхода годных изделий.
  2.  Меньшие геометрические размеры и более простые схемотехнические решения, что позволяет при  одинаковой с биполярной ИС площади кристалла позволяет разместить на нем более сложную по выполняемым функциям схему или при одинаковой функциональной сложности получить меньшую площадь кристалла.  

Вместе с тем при разработке ИС МДП - типа приходится учитывать следующие особенности данного класса транзисторов:

  1.  МДП – транзистор обладает худшими ключевыми свойствами по сравнению с биполярными транзисторами. Это выражается в большем выходном сопротивлением.
  2.  Производная выходной характеристики МДП – транзистора при малых напряжениях имеет явно выраженную зависимость от напряжения . У биполярных транзисторов аналогичная производная практически постоянна.

Рис. 47.

Рис. 48.

Рис. 49.

Рис. 50.

В силу сказанного остаточное напряжение на включенном МДП – транзисторе сильно зависит от управляющего напряжения. Применительно к логическим схемам это означает сильную зависимость напряжения логического нуля от напряжения логической единицы. Ослабить эту зависимость можно уменьшение тока стока в выключенном состоянии, что требует использование в ключе больших номиналов .

  1.  Необходимость применения высокоомной нагрузки при фиксированной емкости увеличивает постоянную времени, определяющую длительность фронта и спада выходного напряжения ЛЭ. Это приведет к снижению быстродействия.
  2.  В силу рассмотренных выше особенностей для обеспечения достойной помехоустойчивости ЛЭ на МДП – транзисторах должны работать при больших величинах логического перепада.

КЛЮЧ НА МДП ТРАНЗИСТОРЕ С РЕЗИСТОРНОЙ НАГРУЗКОЙ

Ключи на МДП - транзисторах, как и на биполярных, в статическом режиме характеризуются остаточным током (в закрытом состоянии) и остаточным напряжением (в открытом состоянии). Наиболее известно три разновидности МДП - транзисторных ключей: с резисторной нагрузкой, с динамической (транзисторной) нагрузкой и комплементарные (КМДП) ключи. Последние выполнены на комплементарных транзисторах, т.е на транзисторах с каналами противоположного типа проводимости. Рассмотрим характеристики этих ключей.

Схема такого ключа, выполненного на n-канальном характере, имеет  следующий  вид:

Рис. 51. Схема n-канального резисторного ключа

В случае p-канального характера все напряжения следует считать модулями отрицательных величин.

Для запирания такого  ключа на затвор транзистора подаётся напряжение:.

В закрытом транзисторе  остаточный ток- это обратный ток стокового p-n-перехода. Так как этот переход работает при обратном, близком к E, то остаточный ток не более .

На вольтамперной характеристике закрытому состоянию ключа соответствует т.А.

Рис. 52. Вольтамперная характеристика ключа

При указанных значениях остаточного тока падение  напряжение можно пренебречь и сказать, что максимальное напряжение на закрытом ключе .

Для открывания ключа на затвор подается напряжение . Это напряжение должно быть достаточно большим, чтобы рабочая т.B соответствовала как можно меньшему остаточному напряжению. Тогда рабочий ток открытого ключа, (ток насыщения)  определяется как у биполярного ключа;

.     (54)

Рабочая т.B  открытом состоянии ключа лежит на начальном участке характеристики МДП - транзистора. Поэтому остальное напряжение можно записать, умножая ток насыщения на сопротивление канала:

,   (55)

B - крутизна усиления.

При совместной работе ключей в последовательной цепочке  отпирающий сигнал поступает от предыдущего (запертого) ключа, в этом случае .

Если взять по справочнику:

;

То Такое значение сравнительно велико, причем пути его уменьшения в данной схеме ограничены, потому что  и увеличение   и “B

Приводят к увеличению площади, занимаемой схемой, а это в полупроводниковых ИС нежелательно.

Тем не менее принципиально ограничений на величину    в  МДП - транзисторных схемах нет. Остаточное напряжение можно сделать сколь угодно малым, увеличивая и . Это одно из важнейших преимуществ МДП-транзисторных ключей перед биполярными, у которых величина  .

КЛЮЧ С ДИНАМИЧЕСКОЙ НАГРУЗКОЙ

Рис. 53. Схема ключа с динамической нагрузкой

Рис. 54. Вольтамперная характеристика ключа с динамической нагрузкой

Ключ, выполненный на однотипных транзисторах. Роль динамической нагрузки выполняет транзистор , у которого затвор соединен со стоком и который  тем самым является двухполюсником- резистором. В этой схеме называют нагрузочным, а - активным.

ВАХ резистора можно получить из следующих соображений.

Поскольку при соединений затвора со стоком  получается , то, очевидно, справедливо неравенство:

,     (56)

Это неравенство означает, что транзистор работает на пологом участке характеристики. Для этого участка выполняется формула

.     (57)

Подставим в эту формулу запишем ВАХ резистора в виде:

Как видно эта ВАХ параболическая  т.е нелинейная.

В закрытом состояний ключа, когда  на затвор подано напряжение  , остаточный ток имеет примерно тоже значение, что в ключе с обычным резистором  ,  а максимальное выходное напряжение близко к напряжению питания.

(т.е т. А).     (58)

В открытом состояний ключа, когда на затвор подано напряжение ,  рабочая т. B лежит на квазилинейном участке характеристики транзистора . Остаточное напряжение в этой  тоже обычно мало. Поэтому питающее напряжение можно считать полностью приложенным к нагрузочному транзистору . Тогда ток насыщения опишется по формуле

при т.е.

.    (59)

Умножая ток насыщения на сопротивление канала и полагая ,

получается остаточное напряжение в виде:

.    (60)

Т.к всегда выполняется условие логично сделать  следующий вывод для того, чтобы остаточное напряжение было мало, в ключе с динамической нагрузкой должно выполнятся соотношение , т.е транзисторы должны быть существенно  различными.

Напомним у полевых транзисторов удельная  крутизна “B” определяется в первую очередь геометрией транзисторов, а именно отношением  ширины к длине канала . Значит, у активного транзистора отношение должно быть как можно большим, а у нагрузочного меньшим. В обоих случаях ограничения накладываются конструкторско-тенологическими факторами. Если обеспечить отношение (что вполне реально), то остаточное напряжение будет mB.

КЛЮЧ С КОМПЛЕМЕНТАРНЫМИ ТРАНЗИСТОРАМИ

Рис. 55. Схема ключа с комплементарными транзисторами

Пусть в исходном состояний управляющие напряжение  , тогда

,.

Значит n-канальный транзистор закрыт, а p-канальный   открыт (считаем, что ).

Ток в обшей цепи определяется закрытым транзистором и составляет величину . Открытый транзистор , как и в предыдущей схеме, работает на квазилинейном  участке ВАХ.

Умножая остаточный ток первого транзистора на сопротивление канала второго транзистора и считая , получим выражение для напряжения на открытом транзисторе .

.       (61)

Если  , и , т.е. токи ноль.

Пусть теперь управляющие напряжение принимает положительное значение

, тогда ;

Теперь n-канальный транзистор открыт, а p-канальный закрыт. При этом ток в обшей цепи будет на уровне .

Т.о в отличающей особенностью комплементарных ключей является то, что они практический не потребляют мощности в обоих состояниях.

Однако устойчивые состояния различаются по уровню  выходного  напряжения. Как показали раньше, при низком значении (транзистор закрыт), и напряжение на открытом транзисторе ничтожно мало, а значит выходное напряжение равно напряжению питания, т.е

.    (62)

При высоком значении управляющего напряжения открытый транзистор , и нем падает остаточное напряжение, которое можно определить.

.    (63)

Очевидно, оно будет малое значение (единицы ).

Малые остаточные напряжения являются ещё одним важным преимуществом комплементарных ключей.

Инерционность ключей на МДП - транзисторе

Инерционность МДП - транзисторных ключей обусловлена главным образом перезарядом емкостей, входящих в состав комплексной нагрузки. Инерционность канала мала её характеризуют постоянной времени, при необходимости можно учесть, складывая её с поставной времени перезаряда емкостей. Для учета емкостей рассмотрим ключ, работающий в цепочке на второй аналогичный ключ.

Рис. 55. Схема ключа, работающего на второй аналогичный ключ

Рис. 56. Схема ключа на МДП транзисторе

,   (64)

Типичные значения измеренной емкости. Она включает:

 - емкость затвор-канал, эта емкость в отличие от других, свойственна только МДП-транзисторам по самому принципу его действия.

  - емкость сток-подложка(барьерная емкость стокового p-n-перехода).

- паразитная емкость монтажных связей.

 - емкости затвора относительно истока и стока.

Часто умноженной на  “K”, т.е произведение  коэффициента “K” связано с эффектом Миллера и .

Пусть в исходном состоянии транзистор открыт и на нем падает небольшое остаточное напряжение. При поступлении запирающего сигнала   ток в транзисторе уменьшается до нуля с весьма малой постоянной времени канала, т.е практический мгновенно.

После запирания транзистора емкость   заряжается от источника питания через резистор с постоянной времени по следующей эквивалентной схеме приставленной ниже.

Рис. 57. Эквивалентная схема

При этом . Время заряда т.е длительность фронта выходного напряжения на уровне составит:

,     (65)

Например, при , , и

Если  , то . Т.е длительность фронта можно уменьшить увеличивая величину тока.

Открывание ключа и формирование спада импульса выходного напряжения протекает более сложно.

После подачи открывающего сигнала , ток стока практический мгновенно (с постоянной времени канала) достигает следующего значения:

,    (66)

 

Рис. 58. Вольтамперная характеристика ключа

Этим током начинает разряжать емкость по следующей эквивалентной схеме рассмотренной ниже (см. рис. 59).

Рис. 59.

По мере разряда емкости напряжение на стоке уменьшается. До тех пор, она остается больше напряжения насыщения , равного , транзистор работает на пологом участке характеристики и ток сохраняет значение  .

Когда напряжение  делается меньше напряжения насыщения ,

Ток стока начинает падать, стремясь в пределе к значению .

Так как значение    время спада оказывается меньше времени фронта .

Это если считать, что начальный разряд изображен постоянным током .

Начальный заряд  на конденсаторе  

.     (67)

Таким образом, быстродействие данного типа ключей определяется длительностью фронта. Для уменьшения необходимо уменьшать сопротивление , а это приведёт к росту остаточного напряжения на ключе т.е  возможности повышения быстродействия ограничены. Качественные  временные диаграммы имеют  следующий вид:

Рис. 60. Качественные  временные диаграммы

В ключе с динамической нагрузкой  формирование спада происходит также, как в ключе с резисторной нагрузкой и время спада остаётся такое.

Рис. 61. Ключ с динамической нагрузкой

.      (68)

Такое совпадение объясняется тем, что  при выводе  формулы (68) пренебрегается ток через резистор и тем самым исключается ,,,,,,,,, (или ), а ток   определяется также.

Формирование фронта происходит в период заряда емкости   через нелинейную динамическую нагрузку (). Поэтому учитывается параболический характер ВАХ

.     (69)

Можно предположить, что заряд емкости будет проходить медленнее, чем при резисторной нагрузке, и время фронта будет больше.

Чтобы упростить заменяем ВАХ линейным сопротивлением:

  ,      (70)

тогда время фронта:

 ,       (71)

где ток насыщения:

 .         (72)

Поскольку по сравнению с резисторным ключом время   возросло, а время осталось тоже, логично сделать вывод, что в ключе с динамической нагрузкой, как и в резисторной быстродействие определяется длительностью фронта.

Как показано в интегральной схемотехнике отношение   определяется в первую очередь удельных крутизн .

Попытка изменить это отношение с целью выравнивания фронта и спада, приводит к увеличению остаточного напряжения на ключе.

Поэтому повышение быстродействия ключа требует увеличения удельной крутизны  обоих транзисторов, а это сопряжено с увеличением размеров т.е площади транзисторов, что плохо для ИС.

В комплементарном ключе переходные процессы характерна тем, что заряд и разряд нагрузочной емкости происходят примерно в одинаковых условиях. Это объясняется симметрией схемы по отношению к запирающему и отпирающему  ключам.

Рис. 62. Схема комплементарного ключа

Заряд емкости происходит через отрытый транзистор при закрытом , а разряд через открытый при закрытом .

В обоих случаях транзисторы открываются после очередного переключения, сначала работает в режиме насыщения со сравнительно большим током  , а затем по мере заряда или разряда емкости, напряжение на стоке падает ниже значения и ток начинает уменьшаться.

Следовательно, механизм обоих процессов (заряда и разряда)  такие же, которые были рассмотрены при анализе разряда в ключе с резисторной нагрузкой.

Следовательно, длительности фронта и спада определяются одинаковыми выражениями.

,   (73)

.   (74)

Практический длительность фронта и спада оказываются одинаковыми.

Пример: ; ; ; , то .

             Как видно быстродействие комплементарного ключа оказывается почти на порядок выше. Это преимущество сохраняется и при уменьшении напряжении питания.

Другим важнейшим преимуществом является очень мало потребление энергии от источника питания в статическом режиме.

Заметная энергия, обусловленная необходимостью перезаряда емкостей, потребляется в процессе переключения.

Также в процессе переключения из-за конечной длительности фронта входного сигнала, на короткое время оба транзистора ключа оказываются открытыми, что приводит к импульсу тока потребления от источника питания. Поэтому использование коплементарных ключей при очень пологом фронте входного сигнала может привести к тепловому разрушению транзисторов за счет большого сквозного тока.

СХЕМОТЕХНИКА БЛЭ nМОП И pМОП-ТИПОВ

Схемотехнические решения, используемые при построении ИС МДП, направлены на устранение недостатков элементарного ключа. Поэтому при построении ИС схема ключа с нагрузочным резистором не используется. Широкое применение получила схема с нагрузочным МДП - транзистором. Это дополнительно позволяет упростить технологию изготовления ИС, т.к из схемы исключаются  все пассивные элементы и они строятся только на однотипных элементах.

В зависимости от типа используемого транзистора различают ИС      nМОП и pМОП - типов.

Рассмотрим построение БЛЭ с использованием nМОП - транзисторов. Рассмотрим схему эквивалентную 2И-НЕ и 2ИЛИ-НЕ.

Рис. 63. Схема эквивалентная 2ИЛИ-НЕ

Рис. 64. Схема эквивалентная 2И-НЕ

Обе схемы содержат по три транзистора, из которых выполняет роль активной нагрузки, а и являются соответственно транзисторными ключами, реализующими логические операции.

В схеме И-НЕ транзисторы и выполнены последовательно. Поэтому для появления на выходе схемы низкого уровня напряжения на затворы транзисторов необходимо подать напряжение высокого уровня.

В схеме ИЛИ-НЕ транзисторы и  выполнены параллельно. Поэтому при подаче на затвор любого из них высокого уровня на выходе будет сформировано напряжение низкого уровня.

Увеличение числа входных переменных требует увеличение количества последовательно или параллельно включенных транзисторов.

Быстродействие таких элементов, такое, как и простейших, рассмотренных ранее ключей.

Логические уровни данных элементов соответствуют выходным напряжениям открытого и закрытого ключей. В открытом состоянии остаточное напряжение на ключе описывается формулой

.    (75)

При соответствующей геометрии транзисторов оно имеет такое малое значение как и в биполярных ключах. Поэтому можно считать для данных ЛЭ

    (76)

      Оно также убывает пропорционально числу открытых параллельно включенных транзисторов, т.к параллельное соединение равносильно увеличению удельной крутизны ()

В закрытом состоянии ключей выходное напряжение близко  к напряжению питания.

.      (77)

Соответственно логический перепад составляет

Обычно напряжение питание  в МДП БЛЭ выбирается в раза больше  напряжения. Если то логический перепад намного превышает значение логического перепада своиственого биполярным схемам. Поэтому ещё одним достоинством является повышенная помехочувствительность.

(В схеме И-НЕ за счет последовательного включения транзисторов повышенный уровень )

СХМОТЕХНИКА БЛЭ КМОП-ТИПА

Основное достоинство КМОП ключей состоит в том, что изменение выходного напряжения не связано с изменением тока: он остаётся близким к нулю. Эта малая потребляемая мощность, преимущество сохраняется и в БЛЭ.

Схемы двух возможных типов БЛЭ имеют вид:

Рис.65. Схема БЛЭ в базисе 2И-НЕ

Рис. 66. Схема БЛЭ в базисе 2ИЛИ-НЕ

Выполняемая логическая функция определяется включением нижних транзисторов. В рассмотренных схемах это n-канальные транзисторы. Если изменить полярность питающего напряжения, то нижними будут p-канальные транзисторы.     

Рассмотрим работу схем.

Пусть в первой схеме на оба входа поданы уровни логического «0» . Тогда n-канальные транзисторы и будут закрыты. В p-канальных, т.к разность потенциалов

.    (78)

Однако, поскольку через их каналы протекают очень малые токи закрытых транзисторов и падение напряжения на канале и близко к нулю. Поэтому можно считать, что выходное напряжение равно напряжению питания. Т.е на выходе уровень логической «1».

.     (79)

Если подать на вход A уровень , то откроется транзистор и закрывается.

Очень малый остаточный ток , протекая по каналу открытого ,  дает на нем практический нулевое падение напряжения. Поэтому в данном случае.

.    (80)

Соответственно величина логического перепада составляет

.     (81)

Помимо высокой экономичности, дополнительными преимуществами КМОП - логики  является работоспособность при малых питающих напряжениях (до ), т.е и более высокое быстродействие.

Схема И-НЕ имеет примерно те же свойства.

ДИНАМИЧЕСКАЯ МОП-ТРАНЗИСТОРНАЯ ЛОГИКА (ДМОПТ)

Общая особенность всех ИС МОП - типа в том, что в цепочке они ,,,,, изолированы друг от друга благодаря огромному входному сопротивлению со стороны затвора. Это позволяет строить особый класс ИЛЭ - схем динамического типа.

Покажем это на примере схемы элемента ИЛИ-НЕ.

Рис. 67. Схема элемента ИЛИ-НЕ

Откроем затвор от цепи питания и будем подавать на него управляющие импульсы с амплитудой .

Рис. 68.

Эти импульсы называют тактовыми, а режим работы ЛЭ при наличии таковых импульсов синхронным. Ранее рассмотренные БЛЭ работали в асинхронном режиме.

Как видно, при отсутствие тактового импульса, когда , транзистор закрыт независимо от состояния логических транзисторов и . При этом мощность от источника не потребляется.

Когда поступает тактовый импульс, затвор нагрузочного транзистора оказывается практический подключенным к шине питания, т.е схема приобретает классический вид. Значит, во время действия тактового импульса синхронный ЛЭ работает как же, как асинхронный.

Из сказанного следует, что синхронный режим обеспечивает  в потребляемой мощности.

Для построения ЛЭ динамической МОП - транзисторной логике, рассмотренную простейшую схему дополняют транзисторным ключом, который отделяет выход данного ЛЭ от входа следующего.

Схема имеет вид:    

Рис. 69. Схема ЛЭ динамической МОП - транзисторной  логике

Рис. 70. Временные диаграммы

Ключ вместе с конденсаторами и образует схему памяти. Емкости могут быть либо “паразитными”, либо специально выполненными. Ключ управляется вспомогательными тактовыми импульсами сдвинутыми относительно основных. Работу схемы можно пояснить временными диаграммами.

Для простоты будем считать, что на входе “B”  постоянно уровень , а на входе напряжение принимает значение или . Пусть в исходном состоянии т.е транзистор открыт. Тогда в интервале между тактовыми импульсами, когда транзистор закрыт, через транзистор протекает малый остаточный ток и на выходе  остаточное напряжение близкое к нулю.

При поступлении тактового импульса транзистор открывается в точке “а” устанавливается остаточное напряжение, которое, как было отмечено раннее зависит от отношения удельных крутизн активного и нагрузочного транзисторов. По окончанию тактового импульса напряжение  снова падает до нуля.

 При поступлении тактового импульса ключ закрывается и емкость  сохраняет нулевое напряжение несмотря на то, что в момент при очередном тактовом импульсе напряжение  снова временно возрастает. Таким образом, на входе следующего БЛЭ (в т “б”) уровень равен нулю независимо от отношения в предыдущем БЛЭ. Это обстоятельство позволяет выбирать отношение крутизн близким к единице, т.е умешать размеры активного транзистора до размеров нагрузочного. Тем самым существенно увеличивается степень интеграции, что является одним из важнейших преимуществ данных ЛЭ. Это широко используется в элементах памяти (ОЗУ).

Если на вход А подать напряжение низкого уровня , то транзистор закрывается, и поступление очередного тактового импульса напряжение . При очередном открывании ключа , конденсатор зарядится до уровня и сохранит его после запирания .

Из описания следует, что информация передается от одного ЛЭ к другому с запозданием (сдвигом) на один такт.


ЛОГИЧЕСКИЕ ЭЛЕМЕНТЫ НА СОВМЕЩЕННЫХ БИПОЛЯРНЫХ И МОП-ТРАНЗИСТОРАХ

(БиКМОМ)

Продолжительное время, до начала 80* годов, развитее биполярных и МОП цифровых интегральных схем шло параллельно и приставляло два конкурирующих направления.

Основным достоинством биполярных схем являлось высокое быстродействие (ТТЛЩ, ЭСЛ), а МОП схем высокая степень интеграции и низкая потребляемая мощность (КМОП).

Поэтому усилия разработчиков биполярных логических ИС были направлены на снижении потребляемой мощности при заданном быстродействии , а разработчиков МОП-ИС на повышении быстродействия с сохранением малой потребляемой мощности.

Решение задачи оказалось в сочетании свойств биполярных и МОП структур, т.е в создании БиКМОП - логического элемента.

Это стало возможной разработкой технологии, позволяющей совместить на одном кристалле биполярные и МОП- транзисторные структуры с необходимыми электрическими характеристиками.

Поясним работу БиКМОП - логики на примере простого инвертора (элемент НЕ) приставленного на рис. 71.

Рис. 71. Простой инвертор элемент НЕ

В статическом стоянии этот элемент работает как обычный КМОП - инвертор  (транзисторы и ). Но в отмычке у него последовательно с каналом каждого из транзисторов включены резисторы ,  сопротивления которых сравнимы с сопротивлением каналов транзисторов   и в открытом состоянии.

Статические точки в КМОП - инверторе отсутствуют, поэтому напряжение на резисторах и равны нулю и биполярные транзисторы и эминтерные переходы которых подсоединены к этим резисторам, закрыты, т.е биполярные транзисторы в статическом состоянии не влияют на характеристики БиКМОП - инвертора.

Пусть в исходном состоянии на входе инвертора низкий  логически уровень. Это соответствует открытому состоянию p-канального транзистора и высокому уровню на выходе инвертора, т.е конденсатор заряжен почти до уровня .

После поступления на вход высокого логического уровня транзистор закроется, а открывается и начинает разряд емкости через на параллельно соединенные резистор и эмитерный переход биполярного транзистора .

Протекание части разрядного тока через эмитерный переход приводит к открыванию и значительному ускорению перезаряда емкости нагрузки.

Процесс переключения при переходе входного сигнала из высокого логического в низкий протекает аналогично (открывание вызывает зарядным током, протекающим по цепи “ источник питания эмитерный переход ).

Из сказанного следует, что использование биполярных транзисторов позволяет уменьшить влияние емкости нагрузки,  являющееся одним из основных факторов, ограничивающих быстродействие КМОП интегральных схем.

Схема элемента И-НЕ имеет следующий вид:

Рис. 72. Схема элемента И-НЕ

Логические элементы на полевых транзисторах с управляющим переходом металл-полупроводник (МЕП).

Рассмотрим схему логического элемента ИЛИ-НЕ приставленную ниже.

Рис. 73. Схема логического элемента ИЛИ-НЕ

Она выполнена на n-канальных транзисторах и аналогична схеме на n -канальных МОП - транзисторах.

Полевые транзисторы металл-полупроводник аналогичны полевым транзисторам с управляющим p-n-переходам.

Но управляющий переход, т.е обедненный слой, формируется на границе металл-полупроводник. Транзисторы с такой структурой называются  полевыми транзисторами с барьером Шоттки.

В качестве нагрузочного транзистора используется нормально открытый МЕП - транзистор, а в качестве управляющих  нормально закрытые с пороговым  напряжением около +0,2B.

Если оба входных напряжения меньше порогового, транзисторы и закрыты и уровень выходного сигнала близок к уровню .

При появлении на одном из входов напряжения меньше порогового, транзисторы и закрыты и уровень выходного сигнала близок к уровню .

При появлении на одном из входов напряжения выше порогового, соответствующий ключевой транзистор открывается, и выход элемента переходит к низкому логическому уровню.

Особенностью данного типа логических элементов является то, что транзисторы и работают при прямом смешении на управляющем переходе металл-полупроводник, которое для барьера Шоттки не более 0,5B. Поэтому здесь низкое напряжение питания и логический переход . Поэтому такой ЛЭ имеет существенно большее быстродействие. Но помехоустойчивость?

И2Л БЛЭ ИНТЕГРАЛЬНО-ИНЖЕКТОРНОЙ ЛОГИКИ

Для повышения технологичности желательно при разработке ИС применять схемотехнические ращения, использующие однотипные элементы. Этот путь удачно реализован ИС МДП, что на ряду с другими их достоинствами является причиной их широкого распространения. Однако, ключ на биполярных транзисторах на сегодняшний день обладает лучшими ключевыми и частотными свойствами. Это является предпосылкой к постоянному поиску новых схемотехнических решений для реализации биполярных ИС.

Такой поиск привел к почти одновременной разработке фирмами Philips и IBM  элемента .

Топология и соответствующая схема БЛЭ имеют следующий вид:

Рис. 74. Топология БЛЭ

Рис. 75. Соответствующая схема БЛЭ

Особенность элементов являются:

  1.  Отсутствие резисторов, что резко упрощает технологичность производства ИС.
  2.  Использование такового принципа питания, при котором в ИС задается не напряжение, а ток, который непосредственно инжектируется в область полупроводника, образующего структуру одного из транзисторов.
  3.  Пространственное совмещение в кристалле полупроводниковых областей, функционально принадлежащих различным транзисторам. При  этом структура расположения как по горизонтали (планарно), так и по вертикали. Такое решение позволяет отказаться от применения специальных решений для отделения области, принадлежащих различным  элементам, как это необходимо делать в элементах ТТЛ и ЭСЛ.
  4.  Малое значение логического перепада, что позволяет максимально увеличить быстродействие элемента.

В приведённой схеме многоколлекторный транзистор выполняет функцию инвертирования входного сигнала, а транзистор -генератора(инжектора) базового тока транзистора . Особенностями элемента является постоянство тока инжектора во всех режимах работы элемента, который задаётся резистором R.

Как видно из топологии транзистор образован планарной структурой, а многоколлекторный транзистор - вертикальной структурой. Т.к площадь каждого коллектора транзистора меньше площади его эмиттера, этот транзистор, по существу, работает в инверсном режиме, что способствует уменьшению его напряжения насышения. Всё сказанное позволило разрешить весь  элемент  на площади, занимающей  в схеме ТТЛ одним многоэмиттерным транзистором.

Важной особенностью элемента является возможность варьируя ток инжектора, изменить его быстродействие. Реально ток инжектора может изменятся от  до , т.е на 6 порядков. Поскольку при заданной схемотехнике   энергия переключения элемента постоянна, в таких же пределах может изменятся и быстродействие элемента. Важно, что для этого не требуется никаких схемотехнических изменений в элементе.

Принцип действия элемента заключается в следующем.

Допустим, внешний сигнал на входе элемента (база ), отсутствует, что соответствует сигналу лог 1. В этом случае ток инжектора, втекает в базу транзистора , насыщает его. На его коллекторе, следовательно, и на выходе элемента присутствует напряжение низкого уровня, равное напряжению насыщения . Реально это .

Если база транзистора непосредственно или через насыщенный транзистор  подключена к обшей шине, то выполняется условие и транзистор , закрыт, т.к ток инжектора замыкается на общую шину, минуя его эмиттерный переход. В этом случае напряжение на его коллекторе определится внешними цепями.

При последовательном включении нескольких инверторов это напряжение равно напряжению эмиттерного перехода последующего транзистора. Таким образом, для БЛЭ справедливо следующие соотношения.

 , т.е логический перепад .

С использованием приведённой схемы могут быть реализованы основные логические операции И-НЕ и ИЛИ-НЕ. Рассорим эти схемы.

Рис. 76. Схема логических операции И-НЕ и ИЛИ-НЕ

Особенностью элементов является возможность параллельного включения нескольких выходов. Из приведенной следует, что параллельном включении нескольких выходов в обшей цепочке относительно входные переменные, реализуется логическая операция ИЛИ-НЕ.

Относительно же выходных сигналов реализуется логическая операция И. Таким образом, если не требуется гальваническое разделение между входными и выходными сигналами, то логическая операция И выполняется без каких-либо дополнительных схемотехнических затрат простым обледенением соответствующих выходов БЛЭ.

После инвертирования результата выполненной операции ИЛИ-НЕ дополнительными элементами относительно исходных входных переключенных реализуется операция ИЛИ, а относительно выходных сигналов первых элементов операция И-НЕ.

Таким образом, БЛЭ позволяет максимально унифицировать структуру ИС, снизив площадь кристалла, и либо уменьшить её потребление, либо повысить быстродействие.

Типовое время задержки распространения БЛЭ при токе инжектора составляет , при этом энергия переключения этого  элемента несколько порядков меньше, чем для элемента ТТЛ.

Ввиду небольшой помехоустойчивости обусловленной малым логическим переходом, БЛЭ используются исключительно в составе БИС и СБИС и как отдельные ИС степени интеграции не выполняются.

Комбинационные логические устройства

Как известно функциональные узлы ЭВМ могут быть комбинационными и последовательностными.

Комбинационный узел не содержит элементов памяти - триггеров, благодаря чему сигналы на его выходе определяются только комбинацией входных сигналов в данный момент времени. Простейшим комбинационным элементом является, например, конъюнктор.

Последовательностный узел содержит элементы памяти, которые хранят результаты воздействия на узел входных сигналов в предыдущие моменты времени. Поэтому сигналы на выходе такого устройства определяются входными сигналами и составлением элементов памяти , т.е последовательностью входных сигналов. Примером простейшего последовательностного узла (элемента) является триггер.    

ИНТЕГРАЛЬНЫЕ ТРИГГЕРЫ

  1.  Основные сведения.

В основе любого интегрального триггера, также как триггера на дискретных элементах лежит кольцо из двух инверторов.


Рис. 77. Кольцо из двух инверторов

Общепринято это кольцо изображать в виде так называемой защелки или бистабильной ячейки.

Рис. 78. Схема бистабильной ячейки

Принципиальная схема простейшего триггера – защелки выполняемого на двух инверторах резисторно – транзисторной логики (РТЛ). Имеет вид:

Рис. 79. Принципиальная схема простейшего триггера – защелки

Цепи входного управления у этой ячейки нет. Поэтому после подачи на триггер напряжения питания состояние его транзисторов могут быть равновероятными: либо насыщен , а - в отсечке, либо наоборот. Но эти состояния неустойчивы. Данная бистабильная ячейка не может работать как мультивибратор.

Пусть по каким-то причинам при включении питания на коллекторе , например, снижается. Тем самым уменьшается ток транзистора , следовательно и уменьшается. Из-за этого на коллекторе  увеличивается.

Если это так, то должен еще быстрее возрастать ток , ускоряя его переход в состояние насыщения, т.е. возникает лавинообразный процесс. Процесс окончится, когда перестанет изменяться коллекторный ток и он переходит в насыщение. Транзистор при этом окажется в режиме отсечки. Дальнейшие изменения токов и станет невозможным. Поскольку ячейка симметрична, выключая и включая питание можно понизить один из двух вариантов устойчивого состояния транзисторов. Если считать, напряжение низкого уровня можно обнаружить, что запись данных в ячейку способом включения и выключения питания дает равновероятный, а поэтому неопределенный результат: 1,0 или 0,1. Однозначную запись 1 бита информации в ячейку можно осуществить, если снабдить ее цепями управления.

В настоящее время существует много разновидностей интегральных триггерных схем. Все они появились как результат разработки новых цепей запуска. Для записи данных, т.е. переключения состояния триггера, могут использоваться: статический запуск уровнями напряжения, запуск только одним, положительным или отрицательным перепадом импульса, а также запуск полным тактовым импульсом, когда используются его фронт и спад и т.д.

АСИНХРОННЫЙ RS - ТРИГГЕР

Интегральные триггеры бывают асинхронными и синхронными. Аналогично триггеру на дискретных элементах, интегральный асинхронный триггер имеет лишь информационные входы, сигналы на которых с момента их появления определяют состояние триггера. Но для исключения эффекта гонок чаще используются синхронные, т.е. тактируемые триггеры, которые кроме информационных входов имеют синхронизирующий (тактовый) вход. Сигналы на информационных входах воздействуют на такой триггер только при наличии сигнала на синхронизирующем входе. Рассмотри принципиальную схему - триггера.

Рис. 80. Принципиальная схема - триггера

Схема содержит бистабильную ячейку ( и ), а также два раздельных статических входа управления ( и ). Эти входы управления называют (- сброс) и (- установка).

Ко входам раздельного статического запуска присоединены управляющие переключатели и . Поскольку от каждой из них на входы можно подать напряжение низкого «Н» или высокого «В» уровней, то имеется четыре комбинации этих управляющих сигналов.

1). , т.е. на и напряжения НУ.     

       В этом случае транзисторы и открывающих токов не получат и поэтому не смогут повлиять на состояние транзисторов и . Поэтому напряжения на выходах триггера и останутся без изменения. Это значит, что в триггере осталась информация, записанная ранее.

2). , . Теперь транзистор будет насыщен, он замкнется и окажется низким напряжением на коллекторе присоединенного ему в параллель транзистора . На выходе будет НУ. Транзистор больше не получит от выхода открывающий базовый ток, поэтому он перейдет в состояние отсечки. Поэтому на выходе будет ВУ (транзистор от переключателя ток смещения не получает и прошедший процесс в транзисторе не влияет). Данное состояние транзисторов и оказывается устойчивым.

3). Поменять напряжения на выходах и можно если и в положениях «В» и «Н» соответственно.

4). , . На обоих выходах и должно появиться напряжение НУ. Но если и строго одновременно выключить, транзистор переключится в неопределенное состояние. Т.е., после исчезновения входного состояния «В», «В» ячейка не переключается однозначно.

Т.о., два логических уровня «В» «В» одновременно на входы и подавать нельзя. Функциональное обозначение - триггера.

Рис. 81. Функциональное обозначение - триггера

Его можно строить на элементах И-НЕ и ИЛИ-НЕ.

RS - ТРИГГЕР НА ЭЛЕМЕНТАХ ИЛИ-НЕ

Рис. 82. Обозначение - триггера на элементах ИЛИ-НЕ

 Рассмотрим воздействие на такой триггер комбинации сигналов , и , .

Состояние , является запрещенным, т.к. при нем на обоих выходах устанавливается логический «0» и после снятия входных сигналов его состояние непредсказуемо.

Таблица 2. Таблица истинности - триггера на элементах ИЛИ-НЕ

0

0

0

1

1

0

1

0

0

1

1

0

1

1

1

0

Для элемента ИЛИ-НЕ логический «0» является пассивным сигналом: с поступлением его на вход состояние выхода элемента не меняется. Поэтому появление комбинации и не изменяет состояние триггера.

Логическая «1» для ИЛИ-НЕ является активным сигналом: наличие ее на входе однозначно определяет не выходе логический «0» вне зависимости от сигнала на другом входе.

Отсюда следует, что переключающим сигналом для рассматриваемого триггера является логическая «1», и вход должен быть связан с элементом, выход которого принят за .

Из этого следует, что для переключения триггера в состояние на его входы следует подать комбинацию и , а для переключения в состояние - комбинацию и .

Пусть триггер находится в состоянии «0» (, ), а на входах ,. Для переключения в состояние «1» подадим на вход , .

Тогда на выходе элемента установится логический «0», на входах будут одновременно логические «0» и на выходе установится «1», т.е. триггер переключается в новое состояние.

Для его переключения в состояние необходимо подать , .

Из изложенного следует, что время переключения триггера равно удвоенному времени переключения логического элемента . Часто, предусматривается запас .

На входы элементов триггера поступают четыре сигнала: , , , , где сигналы и характеризуют исходное состояние триггера до смены сигналов на входах и .

Три из них , , являются независимыми переменными. Ими определяется новое состояние триггера , в которое он переключается вслед за сменой сигналов на входах и .

Указанную зависимость можно отобразить в таблице 3.

Таблица 3. Таблица зависимости

Номер

набора

0

0

0

0

0

1

0

0

1

0

2

0

1

0

1

3

0

1

1

-

4

1

0

0

1

5

1

0

1

0

6

1

1

0

1

7

1

1

1

-

Рис.83. Диаграмма

RS – ТРИГГЕР НА ЭЛЕМЕНТАХ И-НЕ

Рис. 84. Обозначение - триггера на элементах И-НЕ

Таблица 4. Таблица истинности - триггера на элементах И-НЕ

0

0

0

1

1

0

0

1

0

1

0

1

1

1

1

0

Для элемента И-НЕ активным сигналом является логический «0»; наличие его хотя бы на одном входе обуславливает на выходе логическую «1» вне зависимости от сигналов на других входах. Логическая «1» для такого элемента является пассивным сигналом: с ее поступлением на вход состояние выхода элемента не изменяется.

В силу сказанного, триггер на элементах И-НЕ переключается логическим «0». На условном обозначении это отражается инверсными входами. Нетрудно показать, что для данного триггера комбинация , является запрещенной, а комбинация , не меняет его предыдущего состояния.

Рассмотренная таблица (см. рис. 90) переключений будет соответствовать триггеру на элементах И-НЕ, если считать, что в столбце и записаны инверсии и .

Рис. 90. Таблица переключения - триггера на элементах И-НЕ

Перенесем состояния из таблицы на карту Карно. На запрещенных наборах (2 и 3) положим и проведем склеивание членов, охваченных контурами. Тогда результат склеивания получим минимизированное выражение . Это выражение называется характеристическим уравнением - триггера.

По этому выражению можно определить состояние , в котором будет находится после поступления логических сигналов на и входа, если его исходное состояние соответствует .

СИНХРОННЫЙ RS – ТРИГГЕР

На входы логического элемента или устройства сигналы не всегда поступают одновременно, т.к. перед этим могут проходить через разное число узлов, не обладающих одинаковой задержкой. Это явление называют состязаниями или гонками. В результате его в течение некоторого времени на входах создается непредвиденная ситуация: новые значения одних сигналов сочетаются с предыдущими значениями других, что может привести к ложным срабатываниям. Последствия гонок можно устранить временным стробированием, когда на элемент кроме информационных сигналов подаются тактирующие (синхронизирующие) импульсы, к моменту прихода которых информационные сигналы заведомо успевают установиться на входах. Схема одноступенчатого - триггера в базисе И-НЕ имеет вид.

Рис. 91. Схема одноступенчатого - триггера в базисе И-НЕ

Рис. 92.

Рис. 93.

Схема содержит асинхронные триггеры с прямыми входами в базисе ИЛИ-НЕ и две схемы совпадения. Последние переключают логической «1» с входа или на соответствующие входы только при использовании на синхронизирующем входе «» логической единицы. При информация на триггер не передается.

В базисе И-НЕ используется триггер с инвертирующими входами. Чтобы обеспечить переключающий логический ноль на соответствующем входе , в схеме использованы не схемы И, а И-НЕ. Логический «0» на выходе такого элемента будет при логических «1» на его входах, т.е. , или  

Рис. 94.

Диаграмма без учета времени переключения. Переключения триггера в состояние происходит при с поступлением синхроимпульса «2», когда на выходе . Сигнал , возникающий при поступлении синхроимпульса «3», переключения не вызывает, т.е. до этого триггер уже установился в единичное состояние. Синхроимпульс «4» с сигналом обеспечивает , что переключает триггер в состояние .

ДВУХСТУПЕНЧАТЫЙ СИНХРОННЫЙ RS-ТРИГГЕР

Для надёжной и чёткой работы триггерных ячеек в многоразрядных устройствах (регистрах, счётчиках) предназначены двухступенчатые триггеры, называемые - триггерами (, что лучше переводится как мастер-помощник (-хозяин).

Структурная схема такого триггера имеет вид:

Рис. 95.

Рассмотренные ранее триггеры переключаются при наличии на - входе импульса или потенциала. В двухступенчатых триггерах тактирование идет фронтом и спадом импульса.

Рис. 96.

Каждая ступень такого триггера представляет собой синхронный -триггер. При наличии на шине логической «1», триггер мастер воспринимает информацию со входов и , определяющих его состояние. Триггер помощник за счет инвертора информацию с выходов ТМ не воспринимает пока на его входе . Он сменит свое состояние когда (ТМ)=0, а (ТП)=1.

Таким образом, в ТМ информация с шин и дописывается с приходом тактового импульса, то есть по его переднему фронту; состояние ТМ передается в ТП с окончанием тактового импульса, то есть по его спаду.

Разница между одноступенчатым и двух ступенчатым синхронными триггерами в том, что одноступенчатый триггер можно переключить, если и изменить комбинацию сигналов или , а в двухступенчатом триггере при вторая ступень отключена от первой, а первая ступень отключена от информационных входов и . Лишь при изменении сигнала на тактовом входе информация и ТМ записывается в ТП.

Синхронные триггеры обычно имеют дополнительные асинхронные входы, по которым он вне зависимости от сигнала на тактовом входе переключается в состояние «1» (Вход ) или в «0» (Вход ). Такие входы называют нетактируемыми или асинхронными.  

Рис. 97.

Функциональная схема в базисе И-НЕ имеет инверторные асинхронные входы.

Рис. 98.

На элементах , , и выполнены бистабильные ячейки или элементарные - триггеры. Входная логика каждого из них реализована на элементах , и , так что элементы , , и соответствует ТМ, а элементы , , ,   ТП. - инвертор.

Входы и непосредственно воздействуют на - триггеры первой и второй ступени, для чего эти триггеры выполнены на трехвидовых элементах. Поэтому переключение триггеров по этим видам не требует синхроимпульсов. При подачи на эти виды логической единицы, то есть триггер работает как обычный синхронный -триггер.

При ,   , а при , триггер установится в ноль, .

ТРИГГЕР СО СЧЕТНЫМ ЗАПУСКОМ (Т-ТРИГГЕР)

Триггер со счетным запуском должен переключаться по каждым импульсам на входе.

Т - триггер можно выполнить на базе синхронного - триггера, если перед приходом каждого тактового импульса иметь на информационном входе потенциалы, которые после переключения должны быть на выходах и Такими потенциалами до переключения обладают соответственно выходы и , так как в результате переключения выходы любого триггера, по существу, обмениваются потенциалами. Поэтому переключение с каждым активным импульсом будет обеспечено, если выход соединить с -входами, а выход - с входом.

Однако такой триггер на основе одноступенчатого - триггера не будет нормально функционировать: переключение триггера и вследствие этого смена потенциалов на и - входам происходит за такое короткое время, за которое импульс на тактовом входе не успевает измениться. В результате под действием одного тактового импульса триггер может переключиться несколько раз и его окончательное состояние не предсказуемо. Для устранения этого явления надо задержать изменение потенциалов на выходах и до окончания импульса на - входе.

Такая возможность имеется при использовании двухступенчатого - триггера.

Рис. 99.

С появлением тактового импульса ТМ переключается в состояние, противоположное состоянию ТП. Но это не вызывает изменение потенциалов на выходах и , так как на тактовом входе ТП за счет инвертора логический ноль. Только после окончания импульса на входе ТМ переключается ТП и произойдет изменение потенциалов на выходах и , а также на и - входах ТМ.

Здесь также первая ступень переключиться по переднему фронту, а вторая по заднему.

Рис. 100.

При , , .

Если пренебречь входным током ЛЭ, то при напряжение на входе :

,                                            (82)

где .

Таким образом:

   (83)

С ростом  повышается , но пока , логические элементы остаются в исходном состоянии и на выходе сохраняется при , происходит переключение логических элементов и . В результате схема перейдет в другое устойчивое состояние. Напряжение срабатывания можно определить из (83), если принять , ; .

   (84)

Пока на выходе схемы «1».

При уменьшении триггер перейдет в исходное состояние, когда .

   (85)

Из (84) и (85) следует, что и таким образом, амплитудно-передаточная характеристика (АПХ) имеет гистерезис , то есть ширина петли гистерезиса пропорциональна логическому перепаду .

Рис. 101.

ТРИГГЕР ЗАДЕРЖКИ (D-ТРИГГЕР) (D-data)

Одна из причин появления - триггера в том, что число выводов у корпусов микросхем ограничено, т.к. стоимость многовыводного корпуса составляет значительную часть от стоимости готовой микросхемы. Для        -триггера требуется всего четыре внешних вывода: вход данных , тактовый , два выхода и (один выход может отсутствовать). Можно показать на рис. 102.

Рис. 102. Схема - триггера

-триггер состоит из синхронного - триггера дополненного инвертором. При потенциал - входа передается на - вход триггера, а на входе устанавливается , т.е. сигналы на входах и взаимно инвертированы. Это приводит к тому, что любой сигнал на входе создает на и – входах комбинацию способную переключить триггер в состояние .  

Таким образом, при  - триггер является повторителем: на выходе повторяется потенциал входа . Однако это повторение начинается только с поступлением тактового импульса на вход «», т.е. с задержкой относительно сменившегося потенциала на - входе.

При триггер и - вход разобщены, поэтому триггер хранит информацию, поступившую при с - входа. Можно изобразить на рис. 103 временные диаграммы.

Рис. 103. Временные диаграммы работы - триггера

Из временных диаграмм видно, что выход повторяет состояние        - входа с поступлением очередного тактового импульса на вход «», т.е. с задержкой.

Покажем на рис. 104 триггер.

Рис. 104.

- триггер можно выполнить двухступенчатым. При этом его первая ступень может быть синхронным - триггером. Состояние - входа передается ТМ с приходом тактового импульса, т.е. по фронту; ТП принимает состояние ТМ с окончанием тактового импульса, т.е. по спаду.

Покажем на рис. 105.

Рис. 105. Двухступенчатый - триггер

Если после каждого переключения обеспечить автоматическую смену уровней на входе - триггера, то с каждым импульсом на входе «» триггер будет менять свое состояние. Это возможно если - вход соединить с выходом . В этом случае - триггер работает в счетном режиме.   

Дальнейшей модификацией - триггера является - триггер. При он функционирует аналогично - триггеру. Если на , то триггер блокируется: его состояние остается таким, каким оно было до этой установки вне зависимости от смены сигналов на - входе, и поступления синхроимпульсов.

Покажем на рис. 106 схему - триггера.

Рис. 106. Схема - триггера

Возможность отключать - триггер от информационных сигналов расширяет его функциональные возможности по сравнению с - триггером. Т.к. в - триггерах информация поступает по одной шине – на - вход, то явление гонок исключено. Это позволяет использовать - триггер в быстродействующих цифровых устройствах.

- триггер – обычно выполняется тактируемым. Он имеет информационные входы и , которые по своему влиянию аналогичны входам и в синхронном - триггере: при , ,  при , , а при хранит информацию.

Можно показать на рис. 107.

Рис. 107.

Но в отличие от - триггера одновременное присутствие не является для - триггера запрещенной комбинацией: при триггер работает в счетном режиме.   

Покажем на рис. 108.

Рис. 108.

От - триггера отличается только элементами и они трехвходовые для создания входов и . Вход - динамический.

При на выходе элементов и устанавливаются логические «1», которые для триггеров с инверсными входами являются пассивными сигналами, т.е. триггер и, следовательно, -триггер в целом сохраняет прежнее состояние.

Логическая «1» на одном из входов элемента И-НЕ не определяет потенциал на его выходе, поэтому состояние никак не влияет на входную логику первой ступени, т.е. -триггер в счетном режиме.

Чтобы на выходе элемента появился «0», которым триггер может переключиться в состояние «1», на его входах необходимо присутствие сигналов , а также логической «1» с выхода .

Аналогично логический «0» будет на выходе при и .

Таким образом, комбинация , и , .

На рис. а условное обозначение - триггера с инверсными и  - входами для асинхронной установки в «1» «0», с динамическим тактовым входом «» по спаду. Триггер имеет два и вида, которые объединены конъюнкцией.      

                    

      а)                       б)

       

      в)             г)

Рис. 109.

На базе тактируемого - триггера (рис. 109 а) просто реализуется -триггер (б), -триггер (в) и - триггер (г).

ФУНКЦИОНАЛЬНЫЕ УЗЛЫ ЦИФРОВЫХ И ИМПУЛЬСНЫХ УСТРОЙСТВ

Общие сведения. Функциональным узлом называют совокупность электрорадиоэлементов, обеспечивающую заданное действие над сигналом и объединенную в конструктивно заполненную сборочную единицу.

Цифровые функциональные узлы могут быть комбинационными и последовательностными.

Комбинационный узел не содержит элементов памяти триггеров, благодаря чему сигналы на его выходах определяются только комбинацией входных сигналов в данный момент времени (Схема &).  

Последовательностный узел содержит элементы памяти, которые хранят результат воздействия на узел входных сигналов в предыдущие моменты времени, поэтому сигналы на выходах такого узла определяются входными сигналами и состоянием элементов памяти, т.е. последовательностью входных сигналов. Простейший пример – триггер.  

Когда РЭА изготавливалась из дискретных элементов, приходилось рассчитывать и разрабатывать каждый усилитель, триггер и т.д. из которых затем составлялся функциональный узел.

В настоящее время выполняется много типов ИС. Значение их структуры и возможностей поднимает проектирование на более высокий уровень.

При этом решаются вопросы получения наиболее рациональной структуры устройства, а также оптимально исполнения выпускаемых промышленностью микросхем.

СЧЕТЧИКИ

Предназначен для счета поступающих на его вход символов, в интервале между которыми он должен хранить информацию об их количестве. Поэтому счетчик состоит из запоминающих ячеек триггеров. Между собой триггеры счетчика соединяются т.о, чтобы каждому числу импульсов соответствовали единичные состояния ячеек. При этом совокупность «1 и 0» на выходах - И ячеек счетчика представляет собой - разрядное двоичное число, которое однозначно определяет количество прошедших на входе импульсов. Поэтому ячейки счетчика называют его разрядами.

Каждый разряд счетчика может находиться в двух состояниях. Число устойчивых состояний, которое может принимать данный счетчик, называют емкостью, модулем счета, коэффициентом пересчета.

Если с каждым входным импульсом записанное в счетчике число увеличивается, то такой счетчик является суммирующим, если оно уменьшается – то вычитающим. Счетчик, работающий как на сложение, так и на вычитание, называют реверсивным.

Счетчик, у которого под воздействием входного импульса переключение соответствующих разрядов происходит последовательно друг за другом, называют асинхронными, а когда переключение происходит одновременно – то синхронными.

АСИНХРОННЫЕ СЧЕТЧИКИ (СУММИРУЮЩИЕ)

В большинстве случаев счетчики строятся т.о., чтобы записываемое в них число было выражено в двоичном коде. В таком коде вес «1» в младшем разряде равен «1», а в каждом последующем в два раза больше.

В таком счетчике младший разряд исходного числа всегда переключается. Каждый, более старший, разряд переключается, если предыдущий переключается из  , т.е. триггеры асинхронного счетчика переключаются последовательно друг за другом. Поэтому работа его на сложение соответствует процедуре арифметического сложения «1» с числом.

Это означает, что счетные импульсы следует подавать на вход триггера младшего разряда, каждым, из которых он переключается; между собой триггеры должны быть соединены так, чтобы обеспечить переключение последующего, когда предыдущий переходит из «1 в 0», все триггеры должны быть счетными.

Рис. 110.

Перепадом первого входного импульса триггер устанавливается в «1», на его выходе появляется перепад из , который не является переключающим для . Второй входной импульс возвращает в ноль, на выходе , формируется перепад из , переключающий в «1» .

Полное представление о работе счетчика покажет следующая диаграмма на рис. 111.

Рис. 111. Временная диаграмма работы счетчика

Выводы:

1. Частота импульсов на выходе каждого триггера вдвое меньше частоты импульсов на его входе, а «n» разрядов счетчика делят частоту входных импульсов в «» раз. С наибольшей частотой переключается первый триггер.

2. В момент предшествующий переключению очередного разряда, все предыдущие разряды счетчика находятся в состоянии «1».

3. Восьмой импульс для трехразрядного счетчика является импульсом переполнения: им все триггеры устанавливаются в 000. Девятым импульсом счетчика снова начинают заполняться (считать).

В общем случае число входных импульсов, которое может быть зарегистрировано , - число разрядов.

 Заметим, что если счетчик используется по прямому назначению, то его емкость должна превышать максимально возможное число поступающих импульсов, если же его применяют для деления частоты входных импульсов, то его емкость должна равняться требуемому коэффициенту деления.

Если в счетчике используются триггеры, переключающиеся по перепаду то вход последующего триггера нужно соединить с инверсным выходом предыдущего. К155ИЕ2, К155ИЕ5.

Рис. 112.

Здесь счетные импульсы следует подавать на вход триггера  младшего разряда, а между собой триггеры должны быть соединены так, чтобы обеспечить переключение последующего, когда предыдущий по основному выходу переходит из . Для выполнения последнего условия счетный вход последующего транзистора следует соединить с инверсным выходом предыдущего, если триггеры переключаются из или с основным выходом, если триггеры переключаются из . Но надо сначала записать число.

Вычитающий счетчик показан на рис. 113.

Рис. 113. Вычитающий счетчик

Асинхронные счетчики имеют простую структуру, но обладают рядом недостатков:

1. Низкое быстродействие.

2. В ходе переключения младшие разряды счетчика принимают уже новые состояния, в то время, как старшие еще находятся в прежнем, т.е. при смене одного числа другим счетчика проходит ряд промежуточных состояний, каждое из которых может быть принят за код импульсов другим устройством. Для устранения этих недостатков используют синхронные счетчики.  

Синхронный счетчик. Переключающиеся разряды синхронного счетчика должны переходить в новые состояния одновременно (синхронно). Для этого на входы всех разрядов каждый счетный импульс поступает одновременно, а переключение разрядов в нужной последовательности обеспечивается логическими цепями, которые при поступлении  входного одни триггеры удерживают от переключения, а другим разрешают переключиться. Триггеры синхронного счетчика, кроме счетного, должны иметь информационные входы, на которые поступают разрешения или запреты с логических цепей. ИЕ9, ИЕ3, ИЕ18.

Рис. 114.

Функциональная схема четырехразрядного синхронного счетчика на  - триггерах. На тактовые входы «» всех триггеров счетные импульсы поступают одновременно. Информационные входы и каждого триггера объединены. Триггер переключается каждым счетным импульсом, т.е. на его входы и постоянно подается «1». Остальные триггеры переключаются счетным при следующих условиях: при  , при  , при  .

Реверсивный счетчик. ИЕ6, ИЕ7. Такой счетчик работает как на сложение, так и на вычитание. Идея построения понятна из структуры суммирующих и вычитающих счетчиков, что для перехода от сложения к вычитанию и обратно надо изменить подключение входа последующего триггера к выходам предыдущего.

Рис. 115.

Каждый триггер переключается по тактовому входу «» при , что имеет место, когда на выходах всех предыдущих триггеров (на основных при сложении, на инверсных при вычитании) будет «1».

Кроме рассмотренных основных счетчиков существует ряд специальных:

1). С принудительной установкой разрядов в «1»

2). Счетчик с принудительным обнулением (например по сигналу переполнения).

3). Двоично-десятичные

0…3 а не 0…15

РЕГИСТРЫ

Предназначены для хранения двоичного числа (или двоичного слова). Поэтому основу регистра составляют запоминающие элементы – триггеры.

Кроме хранения, регистр может сдвигать принятое слово, преобразовывать двоичный код из прямого в обратный и, наоборот, логическое сложение и умножение.

В зависимости от способа ввода и вывода разрядов числа различают регистры: параллельные, последовательные, параллельно–последовательные.

В параллельном регистре ввод и вывод слова осуществляется в параллельной форме – одновременно во всех разрядах, а в последовательном разряды числа вводятся и выводятся последовательно, в параллельно-последовательном ввод числа осуществляется в параллельной форме, а вывод – в последовательной, или наоборот.

Ввод и вывод информации в параллельном регистре может осуществляться однофазным или парофазным способами. При однофазном число представляется в прямом или обратном коде, при парафазном – одновременно в прямом и обратном.  

Рис. 116.

Рассмотрим схему параллельного регистра на -триггерах при однофазном способе приема числа . Так как сигналы поступающие только на входы «» , не могут установить соответствующие триггеры в состояние «0», из-за чего число будет записано с ошибкой, то перед приемом числа все триггеры регистра обнуляются. Для это идет первый такт обнуления. Во втором такте по сигналу «Прием» двоичное число всеми разрядами одновременно записываются в триггеры, выделяя сигнал по выходу.   

В последовательном регистре число вводится и выводится последовательно - разряд за разрядом. Разряды такого регистра соединены последовательно.

Но большинство микросхем регистров универсальные. Кроме того большинство из них являются еще и сдвигающими. Сдвигающий регистр может быть однонаправленным, для сдвига числа в сторону младшего разряда – правый сдвиг или в сторону старшего – левый сдвиг.

Если выходы последнего триггера соединить со входами первого, то получится кольцевой регистр сдвига.

ДЕШИФРАТОРЫ И ШИФРАТОРЫ

Каждому значению цифрового кода на входах дешифратора соответствует логическая «1» или «0» на определенном выходе.

Так, на одном выходе дешифратора появляется логическая «1», а на остальных – логические «0», когда на входных шинах, например, двоичный код десятичного числа «4»; логическая «1» на другом выходе и логический «0» на остальных появляются, когда на шинах присутствует двоичный код десятичного числа пяти и т.д. Таким образом, дешифратор расшифровывает число, записанное в двоичном коде, представляя его логической «1» (0) на определенном выходе.

Число входов дешифратора равно количеству разрядов поступающих двоичных чисел, а число выходов – полному количеству комбинации двоичных чисел данной разрядности. Т.к. каждый разряд двоичного кода принимает два значения, то полное количество n-разрядных комбинаций равно . Такой дешифратор называется полным.

Рассмотрим принцип построения. Чтобы выяснить, является ли данное двоичное число ожидаемым, надо инвертировать цифры в определенных разрядах данного числа (где в ожидаемом числе записаны нули), а затем перемножить цифры всех разрядов преобразованного таким образом числа. Если результат перемножения будет единица, то данное число является ожидаемым.

Если в результате появится ноль, то это означает, что нули находятся не в тех или не только в тех разрядах, где они стоят в ожидаемом числе; поэтому после инверсии цифр в определенных разрядах не все цифры преобразованного числа оказались единицами и их перемножение дало «0». В соответствии со сказанным, дешифратор можно построить на инверторах и конъюнкторах, выходы которых являются выходами дешифратора.

Чтобы на выходе данного конъюнктора появилась «1», когда на входных шинах присутствует определенный двоичной код, надо соответствующим образом соединить шины с входами конъюнктора, т.е. одни входы конъюнктора должны соединяться непосредственно с теми шинами, на которых при данном коде присутствует «1», другие виды с оставшимися шинами через инверторы.

 Пусть число 01011. Если инвертировать потенциалы на шинах третьего и пятого разрядов и реализовать конъюнкцию инвертированных и неинвертированных потенциалов, то результат будет «1». Очевидно, что если на входных шинах присутствует совокупность потенциалов, отличающихся от предыдущей хотя бы в одном разряде, то результат будет «0». Изложенный принцип демонстрирует схема на рис. 117.

Рис. 117.

Логическая «1» на выходе появится . Например, и т.д.

Такой дешифратор называют линейным (матричным). В нем каждый конъюктор получает информацию о всех И разрядах кода, поэтому число входов равно И (в данном случае 3). Это недостаток данной схемы (много входов).

Рассмотрим схему пирамидального дешифратора на рис. 118.

Рис. 118.

Предполагается, что входные переменные поступают на него в прямой и инверсной формах, благодаря чему схема дешифратора не содержит инверторов.

В рассматриваемом дешифраторе конъюнкции входных переменных образуются постепенно. Вначале создаются всевозможные конъюнкции двух переменных , затем конъюнкции каждого из этих произведений и третьей переменной взятой в прямой и инверсной формах и т.д.

Из этого следует, что здесь используются двухвходовые конъюнкторы. Количество их на входе равно четырем, далее – восемь, а их число на выходе «n», т.е. в общем случае конъюнкторов.

Условное обозначение на рис. 119.

Рис. 119.

Дополнительно могут иметься входы стробирования, что значительно расширяет функциональные возможности. Существуют неполные дешифраторы. Например для управления семисегментными шифраторами. К514ИД1, ИД2.

Рис. 120.

ШИФРАТОРЫ

Решает задачу обратную дешифратору: на его выходных шинах устанавливается код, соответствующий номеру вида, на котором появилась «1».

При построении шифратора для получения позиционного двоичного кода учитывают, что единицу в младшем разряде такого кода имеют нечетные десятичные цифры 1, 3, 5, 7…, т.е. на выходной шине младшего разряда должна быть 1, если она есть на входной шине №1 или на входной шине №3, или 5 и т.д. Поэтому входные шины под указанными номерами через элемент ИЛИ соединяются с выходной шиной младшего разряда.

Единицу во втором разряде двоичного кода имеют десятичные цифры 2, 3, 6, 7 и т.д. Из шины с этими номерами через элемент ИЛИ должны подключаться к выходу шифратора на котором устанавливается второй разряд.

Рис. 121.

Шифраторы R555UB1, UB3 применяются в устройствах, преобразующих один вид кода в другой. При этом вначале дешифрируется каждая комбинация исходного кода, в результате чего на соответствующем выходе дешифратора появляется логическая «1». Затем этот логический сигнал, значение которого определено номером выхода дешифратора, подаются на шифратор и на его выходах устанавливается преобразованный код.

Примером использования шифраторов являются устройства ввода двоичных кодов в цифровое устройство с клавиатуры. При нажатии клавиши на определенной входной шине шифратора появляется «1» и на выходах устанавливается определенный код, соответствующей цифре, букве.

  

РАСПРЕДЕЛИТЕЛИ И КОММУТАТОРЫ

Распределитель, узел который последовательно распределяет по выходам сигналы, поступающие на его вход.

Рис. 122.

Функционально распределитель содержит счетчик  и дешифратор. Каждый импульс на входе счетчика увеличивает на единицу зафиксированное в нем число. Благодаря этому логическая «1» поочередно появляется на выходах дешифратора (включить, выключить и т.д.).

Коммутаторы – устройство, осуществляющее переключение цепей.

Рис. 123.

Схема  позволяет подключить испытание цифровой информации D к разным номерам (). Информация будет поступать в тот канал на элемент И которого подается разрешение с одного из адресных входов .

Рис. 124.

Данный коммутатор дает возможность подключить канал Y к разным источникам информации. Выбор присоединяемого источника (входа коммутатора) осуществляется подобно предыдущей схеме. Задачу, решаемую данной схемой, выполняет мультиплексор – коммутатор, в котором выбор входа по его адресу осуществляется цифровым кодом. Рассмотрим примеры (см. схему на рис. 125).

Рис. 125.

Данный мультиплексор имеет восемь информационных входа   и три адресных . На адресные входы поступает трехразрядный код, полное число комбинаций которого , т.е. восемь. Естественно принять, что код 111 должен обеспечить соединение выхода Y с входом код 110 – с входом и т.д.     

Коммутация осуществляется при наличии на конъюнкторе трех разрешающих логических «1» (трех адресных входов). Для получения их надо входы соответствующего конъюнктора соединить непосредственно с теми адресными входами, на которых при данном коде присутствуют «1» и через инверторы – там, где нули.

Так, например, (второй сверху) поступает сигнал с входа и через инверторы с входов и это адрес 001, обеспечивает подключение входа . Входы нижнего с адреса .

Промышленность выпускает К155КП1, 2 и т.д.

Рис. 126.

Наличие входа разрешения или стробирования V позволяет увеличить число коммутируемых входов.

Рис. 127.

Старший разряд адресного входа подается на входы V непосредственно на и через инвертор на .

     

 ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

1. Основные сведения. Система параметров. Классификация.

Основные сведения ОЗУ.

Запоминающие устройства (ЗУ) служат для хранения информации и обмена ею с другими  цифровыми устройствами (ЦУ). Микросхемы памяти в общем объеме выпуска ИС занимают около 40 % и они постоянно совершенствуются как в области схемотехники, так и в области развития новых архитектур.

Важнейшие параметры ЗУ находятся в противоречии. Так, например, большая информационная емкость не сочетается с высоким быстродействием, а быстродействие в свою очередь не сочетается низкой стоимостью. Поэтому системам памяти свойственна многоступенчатая иерархическая структура, и в зависимости роли того или иного ЗУ его реализация может быть различной.

В наиболее развитой иерархии памяти ЭВМ можно выделить следующие уровни:

  1.  Регистровые ЗУ находятся в составе процессора. Благодаря им, уменьшается число обращений к другим уровням памяти, реализованным вне процессора и требующим большего времени для операций обмена информацией.
  2.  КЭШ – память, служит для хранения копий информации, используемой в текущих операциях обмена. Высокое быстродействие кэш – памяти повышает производительность ЭВМ.
  3.  Основная память (оперативная, постоянная, полупостоянная), работающая в режиме непосредственного обмена с процессором и по возможности согласования с ней по быстродействию. Исполняемый в текущий момент фрагмент программы обязательно находится в основной памяти.
  4.  Специализированные виды памяти, характерны для некоторых специфических архитектур (видеопамять и др.).
  5.  Внешняя память, хранит большие объемы информации. Эта память реализуется на основе устройств с специальным носителем информации (магнитные и оптические диски и др.).

Важнейшими параметрами ЗУ являются:

  1.  Информационная емкость – максимально возможный объем хранимой информации. Выражается в битах или словах (в частности, в байтах). Бит хранится запоминающим элементом (ЗЭ), а слово – запоминающей ячейкой (ЗЯ), т.е. группой ЗЭ, к которым возможно лишь одновременное обращение.

Добавление к единице множителя (кило) означает умножение на , а множителя (мега) – умножение на .

  1.  Организация ЗУ – произведение числа хранимых слов на их разрядность. Как видно это дает информационную емкость ЗУ, однако, при одной и той же емкости организация ЗУ может быть различной, так что организация является самостоятельным параметром.
  2.  Быстродействие (производительность) ЗУ – оценивается временем считывания записи и длительностями циклов чтения записи.
  3.  Время считывания – интервал между моментами появления сигнала чтения и слова на выходе ЗУ.
  4.  Время записи – интервал после появления сигнала записи, достаточным для установления ЗЯ в состояние, определяемое входным словом.

Минимально допустимый интервал между последовательными чтениями или записями образует соответствующий цикл (чтения или записи). Длительности циклов могут превышать время чтения или записи, так как после этих операций может потребоваться время для восстановления начального состояния ЗУ.

Помимо указанных основных параметров для ЗУ указывается ещё целый набор временных интервалов. Перечисленные динамические параметры являются эксплуатационными (измеряемыми).

Кроме них существует ряд режимных параметров, обеспечение которых необходимо для нормального функционирования ЗУ.

В целом, один из возможных наборов сигналов ЗУ можно показать на рис.128.

Рис.128. Набор сигналов ЗУ

  1.  А – адрес, разрядность которого «» определяется числом ячеек ЗУ, то есть максимально возможным числом хранимых в ЗУ слов.

Для ЗУ типично число ячеек, выражаемое целой степенью двойки.

  1.  Адрес является номером ячейки, к которой идет обращение. Очевидно, что разрядность адреса связана с числом хранимых слов N следующим образом:

                                               (86)

Например, ЗУ с информационной емкостью слов имеет 16- разрядные адреса, выражаемые словами:

  1.  - сигнал, который разрешает или запрещает работу данной микросхемы.
  2.  - задает выполняемую операцию (1-чтение, 0- запись).
  3.   и и - шины входных и выходных данных, разрядность которых «» определяется организацией ЗУ            (разрядностью его ячеек).

Для работы ЗУ характерна следующая последовательность сигналов:

  1.  Прежде всего, подается адрес, чтобы последующие операции не коснулись какой-либо другой ячейки, кроме выбранной.
  2.  Затем разрешается работа микросхемы сигналом и подается сигнал чтения / записи - (взаимное положение сигналов и для разных ЗУ может быть различным).

Пример временной диаграммы для рассмотренных сигналов представлен на рис. 129.

Рис. 129. Временная диаграмма сигналов и

На диаграмме:

- время предустановки сигнала относительно сигнала ;

- время предустановки сигнала относительно сигнала ;

- время выбора;

- время доступа относительно сигнала адреса.

Кроме отмеченных параметров для ЗУ используется ряд других (уровни напряжений и токов, емкости выводов, температурный диапазон и т.д.).

Дополнительно вводится свойство энергозависимости, то есть свойство ЗУ сохранять данные при отключении питания. Энергозависимость может быть естественной, то есть присущей самим ЗЭ, или искусственной, достигаемой введением резервных источников питания.

Классификация ЗУ

Для классификации важнейшим признаками является способ доступа к данным. Это можно показать рисунком 130.

Рис. 130. Классификация ЗУ

При  адресном доступе код на адресном входе указывает ячейку, с которой ведется обмен. Все ячейки адресной памяти в момент обращения равнодоступны. Эти ЗУ наиболее разработаны, и другие виды памяти часто строят на основе адресной с соответствующими модификациями.

Адресные ЗУ делят на (Random Access Memory) и (Read Only Memory).

 – это ОЗУ. Они хранят данные, участвующие в обмене при исполнении текущей программы, которые могут быть изменены в любой момент времени. Запоминающие элементы ОЗУ, как правило, не обладают энергонезависимостью.

  – ПЗУ их содержимое либо вообще не меняется, либо изменяется, но редко, при специальном программировании. Для рабочего режима эта память только для чтения.

ОЗУ () делятся на статические и динамические.

В статических ОЗУ запоминающим элементом являются триггеры, сохраняющие свое состояние, пока схема находится под питанием и нет новой записи данных.

В динамическом ОЗУ данные хранятся в виде заряда конденсатора, образующего элементами МОП - структур. Саморазряд конденсатора ведет к разрушению данных, поэтому они должны периодически заряжаться. В то же время плотность упаковки (степень интеграции) динамических элементов памяти в несколько раз выше, чем в статических ОЗУ.

Регенерация данных в ОЗУ осуществляется с помощью специальных контроллеров.

 Разработаны такие ЗУ с динамическими запоминающими элементами, имеющие внутреннюю встроенную систему регенерации. Такие ЗУ называются квазистатическими.

Статические ЗУ называются (Static ), а динамические (Dynamic).

Статические ОЗУ делят на асинхронные, тактируемые и синхронные (конвейерные).

В асинхронных ЗУ некоторые сигналы обязательно должны быть импульсным, например, сигнал разрешения работы в каждом цикле обращения к памяти должен переходить из пассивного состояния в активное (т.е. должен сформироваться фронт этого сигнала в каждом цикле). Этот тип ЗУ часто называют синхронными.

Термин «тактируемые» использован, чтобы «освободить» термин «синхронные» для новых типов ЗУ, в которых организован конвейерный тракт передачи данных, синхронизируемый от тактовой системы процессора.

Динамические ЗУ характеризуются небольшой информационной емкостью и невысокой стоимостью.

Статические в 4…5 раз дороже динамических и приблизительно во столько же раз меньше по информационной емкости. Их основное достоинство высокое быстродействие, типовое использование кэш- памяти.

 Постоянная память (ROM (M)) программируется при изготовленным методам интегральной технологии с помощью масок. Для потребителя это в полном смысле постоянная память, т.е. изменить ее содержимое он не может.

В следующих трех разновидностях ПЗУ в обозначениях присутствует буква «» (Programmable). Это программируемая пользователем память (ППЗУ – программируемые ПЗУ).

Ее содержимое записывается либо однократно (), либо может быть заменено путем стирания старой информации и записи новой (в и ). В стирание выполняется с помощью облучения ультрафиолетовым лучами (по-русски  РПЗУ – УФ).

В стирание производится электрическими сигналами (по-русски РПЗУ – ЭС). Английские названия расшифровываются как Electrically Programmable и Electrically Erasable Programmable).

 Программирование PROM и репрограммирование и производится обычно в лабораторных условиях с помощью специальных программаторов.

Память типа по запоминающему элементу подобна памяти типа, но имеет структурные и технологические особенности, позволяющие выделить её в отдельный вид.

В ЗУ с последовательным доступом записываемые данные образуют некоторую очередь. Считывание происходит из очереди слова за словом либо в порядке записи, либо в обратном порядке.

Прямой порядок считывания имеет место в буферах с дисциплиной «первый пришел – первый вышел» (First InFirst Out), а также в файловых и циклических ЗУ.

Разница между памятью и файловым ЗУ состоит в том, что в запись в пустой буфер сразу же становится доступной для чтения, т.е. поступает в конец цепочки. В файловых ЗУ данные поступают в начало цепочки и появляются на выходе после некоторого числа обращений, равного числу элементов в цепочке. При независимости операций считывания и записи фактическое расположение данных в ЗУ, на момент считывания, не связано с каким – либо внешним признаком. Поэтому записываемые данные объединяют в блоки, обрамляя специальными символами конца и начала файла. Причем данные из файлового ЗУ начинаются после обнаружения приемником символа начала блока.

В циклических ЗУ слова доступны одно за другим с постоянным периодом, определенным емкостью памяти. К таким ЗУ относится видеопамять ().

Считывание в обратном порядке свойственно стековым ЗУ, для которых реализуется: «последний пришел – первым вышел».

Ассоциативный доступ реализует поиск информации по некоторому признаку, а не по её расположении в памяти (адресу или месту в очереди). В наиболее полной версии все хранимые в памяти слова одновременно проверяются на соответствие признаку, например, на совпадение определенных полей слов с признаком, задаваемым входным словом.


ОБЩИЕ СВЕДЕНИЯ ОБ ОСНОВНЫХ СТРУКТУРАХ

ЗАПОМИНАЮЩИХ УСТРОЙСТВ

Адресные ЗУ в рассмотренной классификации представлены статическими и динамическими ОЗУ и ПЗУ. Многочисленные варианты этих ЗУ имеют много общего с точки зрения структурных схем. Поэтому более рационально не конкретное рассмотрение каждого ЗУ, а изучение некоторых обобщенных структур с последующим снижением запоминающих элементов для различных ЗУ.

Общность структур особенно проявляется для статических ОЗУ и ПЗУ. Структуры динамических ОЗУ имеют свою специфику и будут рассмотрены отдельно.

Для статических ОЗУ и памяти (ПЗУ) наиболее характерны структуры , и .

Структура ЗУ типа 2D

Структуры такого ЗУ можно показать следующим образом (смотрите рис. 131.).

Рис. 131. Структура ЗУ типа 2D

В структуре такого ЗУ запоминающие элементы (ЗЭ) организованы в прямоугольную матрицу размерностью , где - информационная емкость памяти,  – число хранимых слов, разрядность слов.

Дешифратор адреса () при наличии разрешающего сигнала (Chip Select) активизирует одну из выходных шин, разрешающая одновременный доступ ко всем ЗЭ выбранной строки, хранящей слово, адрес которого соответствует номеру строки. То есть сразу слово выбирается полностью. Поэтому также ЗУ называется ещё ЗУ с однокоординатной выборкой или ЗУ словарного типа.

Элементы одного столбца соединены вертикальной линией – внутренней шиной данных (разрядная шина). Элементы столбца хранят одноименные биты всех слов. Направление обмена определяется усилителями записи (считывания под воздействием сигнала ( чтение / запись).

Структура ЗУ типа применяется лишь в ЗУ малой информационной емкостью, т.к. при росте емкости проявляется несколько ее недостатков: чрезмерное усложнение дешифратора адреса с увеличением емкости (число выходов дешифратора равно числу хранимых слов).

Структура ЗУ типа 3D

Структура позволяет упростить дешифраторы адреса с помощью двухкоординатным выбором запоминающих элементов. Принцип двухкоординатной выборки можно пояснить рис.133.

Здесь приведен пример ЗУ типа , реализующего только операции чтения данных.

Здесь под адресом разрядность «» делится на две половины, каждая из которых дешифруются отдельно. Выбирается запоминающий элемент, находящийся пересечении активных шин выходов обоих дешифраторов. Таких переменных будет .

Рис. 133. Структура ЗУ типа 3D

Суммарное число выходов обоих дешифраторов составляет , что гораздо меньше, чем при реальных значениях «».

 Уже для ЗУ небольшой емкости видна существенная разница: для структуры при  хранении слов потребовался бы дешифратор с 1024 выводами, тогда как для структуры нужны два дешифратора с 32 выходами каждый.

Недостатком структуры в первую очередь является усложнение элемента памяти.

 


На рис. 134. рассмотрим структуру
для ЗУ с одноразрядной организацией применяется и в ЗУ с многоразрядной организацией.

Рис. 134. Структуру для ЗУ с одноразрядной организацией

Здесь несколько матриц, число которых соответствует разрядности слова, управляются от двух дешифраторов, относительно которых включены параллельно. Поэтому называется ЗУ с двухкоординатной выборкой или ЗУ матричного типа.

Но это ЗУ имеет также ограниченное применение, поскольку в модифицированных структурах сочетается достоинство обеих рассмотренных структур: упрощается дешифрация адреса и не требуется ЗЭ с двухкоординатной выборкой.

ЗУ структуры 2DM

ЗУ для (ПЗУ) структуры для матрицы запоминающих элементов с адресацией от дешифратора имеет как бы характер структуры : то есть выбранный выход дешифратора выбирает целую строку. Однако в отличие от структуры , длина строки не равна разрядности хранимых слов, а многократно ее превышает. При этом число строк матрицы уменьшается, соответственно, уменьшается число выходов дешифратора.

Для выбора одной из строк служат не все разряды адресного кода, а их часть . Остальные разряды адреса (от ) используются, чтобы выбрать необходимое слово из того множества слов, которое содержится в строке. Это выполняется с помощью мультиплексоров на адресные входы, на которые подаются коды . Длина строки равна , где – разрядность хранимых слов.

Из каждого «отрезка» строки длиной мультиплексор выбирает один бит. На выходах мультиплексоров формируется выходное слово. По разрешению сигнала «», поступающего на входы «», управляемых буферов с тремя состояниями, выходное слово передается на внешнюю шину.

 


Покажем структуру такого ЗУ для
 на рис. 135.

Рис. 135. Структура ЗУ для ROM

Более общую структуру для ЗУ типа с операциями чтения и записи можно получить следующим образом, обратите внимание на рис. 136.

Рис. 136. Общая структура для ЗУ типа

с операциями чтения и записи

Из матрицы «» считывается «длинная» строка. Данные в нужный отрезок этой строки записываются (или считываются) управляемыми буферными данными , воспринимающими выходные сигналы второго дешифратора, и выполняющими не только функции мультиплексирования, но и функции изменения направления передачи данных под воздействием передачи данных под воздействием сигнала .

       

ПОСТОЯННО ЗАПОМИНАЮШИЕ УСТРОИСТВА. ПАМЯТЬ ROM

Основные сведения. Запоминающие устройства ROM (Read-Only Memory) или память только для чтения, хранит информацию, которая либо всегда не изменяется (ROM(M) и PROM), или изменяется редко и не применяются в оперативном режиме (EPROM, EEPROM).

В масочные ЗУ типе ROM(M) информация записывается при изготовлении микросхем на предприятии с помощью шаблона (маски).

ЗУ типа PROM программируются после изготовления их предприятием в лаборатории потребителей без использования сложных технологических процессов. Для этого используется специальные программаторы.

Программирование постоянной памяти заключается в том или ином размещении элементов связи между горизонтальными и вертикальными линиями матрицы запоминающих элементов.

МАСОЧНЫЕ ЗУ

Элементами связи с масочных ЗУ являются диоды, биполярные и МОП - транзисторы и т.д.

Рассмотрим матрицы диодных запоминающих элементов масочного ЗУ приведенную ниже.

Рис. 137. Матрица диодных запоминающих элементов масочного ЗУ

В матрице диодного масочного ПЗУ горизонтальные линии являются линиями выборки слов, а вертикальные линиями считывания.

Считываемое слово определяется расположением диодов в узлах координатной сетке.

При наличии диода высокий потенциал выбранной горизонтальной линии передается на соответствующую вертикальную линию, и в данном разряде слова появляется сигнал логической единицы.

При отсутствии диода потенциал близкий к нулевому, т.к вертикальная линия через резистор связана с землёй.

В изображённой матрице при возбуждении линии выборки считывается слово 11010001(в ячейке номер один хранится это слово)

При возбуждении 10101011

Шины выборки являются выходам дешифратора адреса, каждая адресная комбинация возбуждает свой выход дешифратора, что приводит к считыванию слова из адресной ячейки.

В матрице с диодными элементами в одних узлах матрицы диоды изготавливаются, в других нет. Поэтому, чтобы удешевить производство, при изготовлении ЗУ стараются изменять только один шаблон, так чтобы одни элементы связи были законченными и работоспособными, а другие незавершенными.

Для матриц с МОП - транзисторами часто в МОП - транзисторах, соответствующих хранению нуля, увеличивают толщину подзатворного диэлектрика что ведёт к увеличению порогового напряжения транзистора.

Рис. 138. Матрица с МОП – транзисторами

При более высоком пороговом напряжении рабочего напряжения ЗУ не достаточно для открывания транзистора. Поэтому постоянное закрытое состояние транзистора  аналогично его отсутствию.

В целом, ЗУ с масочным программированием отличается компактностью запоминающих элементов и, следовательно, высоким уровнем интеграции.

При больших объемах производства масочное программирование предпочтительно, однако при недостаточной  тиражности ЗУ затраты и изготовление шаблона оказывается очень высоким.

Поэтому основной областью применения масочных ЗУ – хранения стандартной информации. В частности масочные ЗУ имеют в качестве “прошивок” коды букв алфавитов (русского и латинского), таблицы типовых функций, стандартное программное обеспечение и т.д.

ЗУ ТИПА PROM (ПЗУ ОДНОКРАТНО ПРОГРАММИРУЕМЫЕ ПОЛЬЗОВАТЕЛЕМ)

В таких ЗУ микросхемы программируются устранением или созданием специальных перемычек.

В исходной заготовке имеются (или отсутствуют) все перемычки. После программирования остаются или возникают только необходимые.

Устранение части перемычек свойственно ЗУ с плавкими перемычками (типа предохранитель – fuse). При этом в исходном состоянии ЗУ имеет все перемычки, а при программировании часть их ликвидируется путем расплавления импульсами тока достаточно большой амплитуды и длительности.

В ЗУ с плавкими перемычками эти перемычки включаются в электроды диодов или транзисторов. Перемычки могут быть металлическими (нихром) или поликристаллическими (кремний).

В исходном состоянии ЗЭ хранит логическую единицу, логический нуль нужно записать, расплавляя перемычку (см. рис. 139).

Рис. 139.

Пример ЗУ с плавкими перемычками в технике ТТЛ (К155РЕЗ) имеет организацию 32х8 и имеет следующую схему.

Рис. 140. Схема ТТЛ (К155РЕЗ)

Матрица содержит 32 транзистора с 9 эмиттерами (8 рабочих и один технологический – на рисунке не показан).

Высокий потенциал на какой-либо шине выборки активизирует соответствующий транзистор, работающий в режиме эмиттерного повторителя. До программирования транзисторы передают высокий потенциал базы на все выходные (разрядные шины), т.е. по всем адресам записаны слова, состоящие из одних единиц.

Пережигание перемычки в цепи какого-либо эмиттера дает ноль в данном разряде слова.

Например, для ячейки с номером 1 показан вариант программирования для хранения по этому адресу слова 10100101.

Выходы матрицы связаны с внешними цепями через буферные каскады.

Данное ЗУ структуры типа 2D (однокоординатное).

Программирование ЗУ с плавкими перемычками реализуется простыми аппаратными средствами и может быть доступно схемотехникам даже при отсутствии специального оборудования.

Рассмотрим пример на рис. 141.

Рис.141.

На схеме показан многоэмиттерный транзистор (МЭТ) с плавкими перемычками и дополнительными элементами, обеспечивающими программирование ЗУ. Выходы ЗУ передаются во внешние цепи через буферные каскады с тремя состояниями (7…0). Работа этих каскадов управляется сигналом ОЕ.

Сначала сигнал разрешения работы формирователей импульсов программирования  отсутствует, и они не влияют на работу схемы. При программировании буферы данных переводятся в третье состояние (ОЕ = 0), а работа формирователей разрешается.

Слово, которое нужно записать в данной ячейке, подается на шины данных. Те разряды слова, в которых имеются единицы, будут иметь на выходах формирователей низкий уровень напряжения. Соответствующие эмиттеры МЭТ окажутся под низким напряжением и через них пройдет ток прожигания перемычки. При чтении отсутствие перемычки даст нулевой сигнал на вход буфера данных. Так как буфер инвертирующий, с его выхода снимется единица.

Адресация программируемой ячейки как обычно обеспечивается дешифратором адреса, подающим высокий уровень на базу адресуемого МЭТ.

Для прожигания перемычек на них подают токи в десятки.

Плавкие перемычки занимают на кристалле относительно много места. Поэтому уровень интеграции ЗУ с такими перемычками ниже, чем у масочных ПЗУ. В то же время простота программирования пользователем и невысокая стоимость в свое время обусловили широкое распространение ПЗУ данного типа.

Среди отечественных ПЗУ данного типа наиболее распространены микросхемы серии К556, имеющие информационную емкость 1...64 Кбит и время доступа по адресу 70...90 нcек.

Внешняя организация этих микросхем проста: входными сигналами для них служат адресный код и сигнал выбора микросхемы CS.

Во времени последовательность сигналов следующая: вначале подается код адреса (чтобы произошла дешифрация адреса, и было исключено обращение к непредусмотренной ячейке), затем поступает сигнал выбора микросхемы CS и на выходах, после определенной задержки, устанавливается выходной код данных.

РЕПРОГРАММИРУЕМЫЕ ПЗУ (ЗУ ТИПОВ EPROM и EEPROM)

В таких ЗУ возможно стирание старой информации и замена ее новой. При этом замена информации требует выполнения гораздо более длительных операций, чем при чтении.

По способу стирания старой информации различают ЗУ со стиранием ультрафиолетовыми лучами (EPROM – РПЗУ-УФ) и электрическим (или РПЗУ-ЭС).

Запоминающими элементами современных РПЗУ являются транзисторы типов МНОП и ЛИЗМОП (Лавинная Инжекция Зарядов – ЛИЗ).

Рассмотрим структуру транзистора МНОП.

Рис. 142. Структура транзистора МНОП

Этот транзистор отличается от обычного МОП - транзистора двухслойным подзатворным диэлектриком. На поверхности кристалла    расположен тонкий слой двуокиси кремния , далее более толстый слой нитрида кремния и затем затвор. На границе диэлектрических слоев возникают центры захвата заряда. Благодаря туннельному эффекту, носители заряда могут проходить через тонкую пленку окисла толщиной не более 5 нм и скапливаться на границе раздели слоев. Этот заряд и является носителем информации, хранимой МНОП - транзистором.

Заряд записывают созданием под затвором напряженности электрического поля, достаточной для возникновения туннельного перехода носителей заряда через тонкий слой . На границе раздела диэлектрических слоев можно создать заряд любого знака в зависимости от направленности электрического поля в подзатворной области. Наличие заряда влияет на пороговое напряжение транзистора.

Для МНОП - транзистора с n-каналом отрицательный заряд на границе раздела слоев повышает пороговое напряжение (экранирует воздействие положительного напряжения на затворе, отпирающего транзистор).

При этом пороговое напряжение возрастает настолько, что рабочие напряжения на затворе транзистора не в состоянии его открыть.

Транзистор, в котором заряд отсутствует или имеет другой знак, легко открывается рабочим значением напряжения. Так осуществляется хранение бита в МНОП транзисторе. Одно из его состояний принимается за логическую «1», другое за логический «0». При программировании такого ЗУ используются относительно высокие напряжения (20В). После снятия высоких напряжений туннельное прохождение носителей заряда через диэлектрик прекращается и заданное транзистору пороговое напряжение остается неизменным.

После 104...106 перезаписей МНОП - транзистор перестает устойчиво хранить заряд.

РПЗУ на МНОП - транзисторах энергонезависимы и могут хранить информацию годами.

Перед новой записью старая информация стирается записью нулей во все ЗЭ.

Транзисторы типа ЛИЗМОП (лавинная инжекция заряда) всегда имеют так называемый плавающий затвор, который может быть единственным или вторым, дополнительным к обычному.

Транзисторы с одним плавающим затвором используются в ЗУ типа РПЗУ-УФ, а транзисторы с двойным затвором используются как РПЗУ-УФ, так и в РПЗУ-ЭС.

Рассмотрим устройство такого транзистора с двойным затвором.

Рис. 143. Устройства транзистора с двойным затвором

Принцип работы ЛИЗМОП – транзистора с двойным затвором близок к принципу работы МНОП - транзистора.

Здесь также между управляющим затвором и областью канала помещается область, в которую при программировании можно вводить заряд, влияющий на величину порогового напряжения транзистора. Только область введения заряда представляет собою не границу раздела слоев диэлектрика, а окруженную со всех сторон диэлектриком проводящую область (обычно из поликристаллического кремния), в которую, как в ловушку, можно ввести заряд, способный сохраняться в ней в течение очень длительного времени. Эта область и называется плавающим затвором.

При подаче на управляющий затвор, исток и сток импульса положительного напряжения относительно большой амплитуды 20…25В в обратно смещенных р-n переходах возникает лавинный пробой, область которого насыщается электронами.

Часть электронов, имеющих энергию, достаточную для преодоления потенциального барьера диэлектрической области, проникает в плавающий затвор.

Снятие высокого программирующего напряжения восстанавливает обычное состояние областей транзистора и запирает электроны в плавающем затворе, где они могут находиться десятки лет.

Заряженный электронами плавающий затвор увеличивает пороговое напряжение транзистора настолько, что в диапазоне рабочих напряжений проводящий канал в транзисторе не создается.

При отсутствии заряда в плавающем затворе транзистор работает в обычном ключевом режиме.

Стирание информации может производиться двумя способами — УФ и ИС.

В первом случае корпус ИС имеет специальное прозрачное окно для облучения кристалла. Двуокись кремния и поликремний прозрачны для ультрафиолетовых лучей. Эти лучи вызывают в областях транзистора фототоки и тепловые токи, что делает области прибора проводящими и позволяет заряду покинуть плавающий затвор. Операция стирания этим способом занимает десятки минут. В таких схемах число циклов перепрограммирования существенно ограничено (10…100), т.к. под воздействием ультрафиолетовых лучей свойства материалов постепенно изменяются.

Электрическое стирание осуществляется подачей на управляющие затворы низкого (нулевого) напряжения, а на стоки высокого напряжения числа 10…20В. Электрическое стирание имеет преимущества: можно стирать информацию не со всего кристалла, а выборочно. При этом длительность процесса стирания меньше и допускается большое количество циклов перепрограммирования до 106 циклов.

В то же время схемы с электрическим стиранием занимают больше места на кристалле, в связи, с чем степень их интеграции меньше, а стоимость выше.

Однако в последние годы эти недостатки устраняются, и электрическое стирание вытесняет ультрафиолетовое.

Подключение двухзатворных ЛИЗМОП - транзисторов к шинам выборки строк и шинам чтения в матрицах ЗУ имеет следующий вид (см. рис. 145).

Рис. 144. Подключение двухзатворных ЛИЗМОП

Запись логического нуля осуществляется путем заряда плавающего затвора инжекцией электронов в режиме программирования.

Стирание информации приводит к записи во все запоминающие элементы логических единиц.

РПЗУ-УФ – это серия К573.

РПЗУ-ЭС – КР558, К1609, К1626.

Отечественные ROM до 1 Мбита при времени доступа от 60 до 200 нc.

Фирма Atmel до 8Мбит.

   

ФЛЭШ-ПЯМЯТЬ

Флэш-память высококачественная репрограммируемая память на элементах типа, в которой стирание данных производится электрическими сигналами для всего кристалла или для отдельных блоков.

Эта память по типу ЗЭ и основным принципам работы подобия памяти типы , однако, ряд архитектурных особенностей позволяет выделить ее в отдельный класс.

Разработка флэш-памяти считается кульминацией десятилетнего развития схемотехники памяти с электрическим стиранием информации.

В схемах флэш-памяти не предусмотрено стирание отдельных слов, стирание информации осуществляется либо для всей памяти одновременно, либо для достаточно больших блоков. Это позволяет упростить схему ЗУ и позволяет повысить степень интеграции и быстродействия.

Термин  – по одной из версии связан с характерной особенностью этого вида памяти – возможностью одновременного стирания всего ее объема. Согласно этой версии еще до появления флэш-памяти при хранении секретных данных использовались устройства, которые при попытках несанкционированного доступа ним автоматически стирали хранимую информацию и назывались устройством типа (вспышка). Это название перешло к памяти, обладающей свойством быстрого стирания всего массива данных одним сигналом.

Одновременное стирание всей информации ЗУ реализуется наиболее просто, но не всегда удобно, потому что замена даже одного слова требует стирания и записи новой информации для ЗУ в целом. Поэтому разрабатываются схемы с блочной структурой, в которой весь массив делится на блоки, стираемые независимо друг от друга. Объем таких блоков от 256 байт до 128 кбайт.

Согласно областей применения, флэш-память имеет архитектурные и схемотехнические особенности. Двумя основными направлениями эффективного использования флэш-памяти является хранение не очень часто изменяемых данных и замена памяти на магнитных данных.

Для первого направления в связи с редким обновлением содержимого параметров циклов стирания и записи не стол не столь существенным как информационная емкость и скорость считывания информации. Стирание в этих схемах может быть как одновременным для всей памяти, так и блочным. Среди устройств с блочным стиранием выделяют схемы со специализированными блоками. По имени так направляемых -блоков, в которых информация надежно защищена аппаратными средствами от случайного стирания, эти ЗУ называют Boot Block Flash Memory. Эти - блоки хранят программы инициализации системы, позволяющие ввести ее в рабочее состояние после включения питания.

Микросхемы для замены жестких дисков (Flash File Memory) содержат более развитые средства перезаписи информации и имеют идентичные блоки.

В схемотехнике накопителей Флэш-памяти развиваются два направления:

  1.  На основе ячеек ИЛИ-НЕ ();
  2.  На основе ячеек И-НЕ ().

Структура накопителя на ИЛИ-НЕ имеет следующую схему, представленную на рис. 145

Рис. 145. Структура накопителя на элементах ИЛИ-НЕ

Каждый столбец представляет собой совокупность параллельно соединенных транзисторов. Разрядные линии выборки находятся под высоким потенциалом. Все транзисторы невыбранных строк заперты. В выбранной строке открываются и передают высокий уровень напряжения на разрядные линии открывания, то есть транзисторы, в плавающих затворах которых отсутствует заряд электронов и их пороговое напряжение имеет нормальное значение.

Такие накопители использовались фирмой .

Структуры с ячейками И-НЕ более компактные, но не обеспечивают решения произвольного доступа и практически используются только в схемах замены магнитных дисков. У них сложенная схема обслуживания накопителя.

Кроме флэш-памяти с симметричной структурой широкое применение находит флэш-память с несимметричной блочной структурой и файловая флэш-память.

Первый тип памяти Boot Block Flash Memory (- блоки флэш-память) сокращенно ББФП имеет блочное стирание данных и несимметричную архитектуру. Блоки памяти специализированны и имеют разные размеры.

Среди них имеется так называемый - блок (ББ), содержимое которого аппаратно защищено от случайного стирания. В этом ББ хранится программное обеспечение базовой системы ввода/вывода и микропроцессорной системы (Basic Input/Output System), необходимое для правильной эксплуатации и инициализации системы.

В составе таких блоков имеются также блоки параметров и главные блоки, не  снабженные не аппаратными средствами защиты от непредусмотренной записи.

Блоки памяти хранят относительно часто меняемые параметры системы (диагностические программы и т.д.). Главные блоки хранят основные управляющие программы.

Микросхемы ББФП предназначены для работы с разными микропроцессорами и в настоящее время выпускаются с емкостями 1…16 Мбит и разрабатываются до 256 Мбайт.

Важное место в иерархии ЗУ занимает файловая флэш-память.

В течение многих лет хранение больших объемов данных встречались на хорошо отработанные внешние ЗУ на магнитных, а в последствии оптических дисках. Во многих параметрах система памяти организована как сочетание жесткого магнитного диска (винчестера) с динамическими полупроводниковым ОЗУ.

Имея значительные достоинства, дисковые ЗУ как электромеханические устройства имеют ряд недостатков: чувствительность к ударам, вибрациям, загрязнениям; имеют ограниченное быстродействие. Эти недостатки особенно сказываются в портативных устройствах с батарейным питанием.

Файловая флэш-память ориентирована на замену твердых дисков и в сотни раз сокращают потребляемую мощность и увеличивают механическую надежность ЗУ, уменьшает размеры, вес и т.д.

Но диски все же остаются большой емкости.

Использование файловой флэш-памяти позволяет, особенно в портативных компьютерах, заменить сочетание «жесткий диск – динамическое ОЗУ» сочетанием «флэш-память – статическое ОЗУ».

Команды программы, хранимые в ФФП, читаются в этом случае непосредственно процессором, результаты также записываются прямо в ФФП, а операции с интенсивными вычислениями, требующие быстрейшего доступа к памяти и записи данных с байтовой разрешающей способностью, выполняются с использованием быстродействующей статической памяти.

Накопитель ФФП делится на блоки, которые служат аналогами секторов магнитных дисков, определяемых в операционной системе. Разработанные программные средства, которые обеспечивают обмен между флэш- блоками, подобно тому, как операционная система  обеспечивает обмен между секторами диска.

В настоящее время микросхемы ФФП фирмы имеют информационную емкость 4…32 Мбайт при времени доступа 70…150 нс, напряжение питания 5; 3,3 В.

СТАТИЧЕСКИЕ ЗУ. ОСНОВНЫЕ СВЕДЕНИЯ.

Область применения относительно дорогостоящих статических ОЗУ определяется высоким быстродействием. В частности они широко используются в кэш-памяти, которая при сравнительно малой емкости должна иметь максимальное быстродействие.

Статические ОЗУ, как правило, имеют структуру , часть их при небольшой емкости строится по структуре .

Запоминающим элементом статической ОЗУ служат триггеры с цепями установки и сброса. Триггеры могут быть реализованы по любой технологии ТТЛ, ТТЛШ, ЭСЛ, -МОП, КМОП и т.д. Различие в параметрах этих ЗУ  отражает специфику той или иной схемотехнологии. В последнее время наиболее интенсивно развивается статические ЗУ, выполненные по КМОП-схемотехнологии, которая по мере уменьшения топологических норм приобретает высокое быстродействие при сохранении своих традиционных преимуществ.

ЗАПОМИНАЮЩИЕ ЭЛЕМЕНТЫ ОЗУ НА БИПОЛЯРНЫХ ТРАНЗИСТОРАХ

Статические ЗЭ, использующие биполярные транзисторы, это достаточно дорогостоящие устройства, выполненные на основе различных триггерных элементов. Данный класс схем на сегодняшний день обладает максимальным быстродействием.

На рис. 146 рассмотрим принципиальную схему ЗЭ на биполярных транзисторах.

Рис. 146. Принципиальная схема ЗЭ на биполярных транзисторах

Две пары объединенных эмиттеров образуют выводы выборки элементов , . Третья пара (верхних) эмиттеров образует прямой и инверсный – выходы запоминающего элемента, которые через входные сопротивления усилителя считывания подключены к общей шине.

В режиме хранения на один или на оба вывода выборки (,) подано напряжение низкого уровня. При  этом триггер, образованный инверторами, находится в одном из устойчивых состояний.

Предположим, что транзистор насыщен, – в отсечке. Весь ток насыщенного транзистора замыкается через один из выводов выборки элемента на общую шину. Поэтому в цепи выходного вывода ток отсутствует и информация из ЗЭ не попадает на вход усилителя считывания – .

Для считывания информации на оба вида выборки элемента необходимо подать напряжение высокого уровня (которое формируется с выходов Дш.А). При этом единственным путем протекания тока насыщенного транзистора остается выходной вывод . Этот ток создает на входном сопротивлении усилителя считывания напряжением , полярность которого соответствует записанной в элемент информации.

Следует отметить, что при считывании из элемента информации она не теряется.

При необходимости записать в элемент новую информацию на него также первоначально подаются сигналы выборки. После чего на внешних шинах  и  устанавливается полярность напряжения, соответствующая новой информации. Подадим на – высокий уровень, а на  – низкий. Все эмиттерные переходы откроются смещенные в обратном направлении, и он входит в режим отсечки. На его коллекторе формируется напряжение высокого уровня. Это напряжение насыщает транзистор , который, формируя на коллекторе напряжение низкого уровня, подтверждает закрытое состояние транзистора . Таким образом, в ЗЭ записывается новая информация. После снятия с элемента сигналов выборки новая информация будет храниться в триггере до момента очередной перезаписи.

ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ СТАТИЧЕСКОГО ОЗУ

НА ПОЛЕВЫХ ТРАНЗИСТОРАХ

Применение в статических ОЗУ полевых транзисторов позволяет получить более высокую степень интеграции, уменьшить стоимость и потребляемую мощность. Но теряется быстродействие.

Для простаты рассмотрим ЗЭ для ОЗУ с однокоординатной выборкой, то есть типа. Схема показана на рис. 147.

Рис. 147. Схема ЗЭ для ОЗУ с однокоординатной выборкой

ЗЭ содержит два инвертора, выполненных на основе ключей с нагрузочными МДП транзисторами и .

За счет введения цепи положительной обратной связи (ПОС) инвертором образуют структуру триггера.

Выходы этого триггера через последовательно включенные ограничительные резисторы , и транзисторы ,соединены выходными выводами  и . Объединенные затворы ,образуют вывод выборки элемента .

Допустим, что транзистор включен, а – выключен. Если на вход выборки подано напряжение, недостаточное отпирания транзисторов ,, триггер фактически отключен от выводов  и , а информация на этих выводах отсутствует. ЗЭ находится в режиме хранения. Это состояние может длиться сколь угодно долго.

Если на вход выборки подано напряжение, достаточное для отпирания ,, информация, записанная ранее в триггере, появится на его выходах.

В нашем случае на выходе появится напряжение низкого уровня, а на – высокого.

Для записи новой информации при условии выборки нужного элемента на выводы иусилителем записи формируются новые уровни напряжений. В рассматриваемом случае для применения записанной ранее информации необходимо на вывод подать напряжение высокого, а на – низкого уровней. Напряжение низкого уровня, шунтируя транзистор , снимет с затвора напряжение, поддерживающее его во включенном состоянии, при этом закроется. Напряжение на его стоке увеличится до напряжения открывания . В результате откроется, подтвердив тем самым закрытое состояние транзистора . В триггер записывается новая информация, которая будет хранится до новой перезаписи.

Рассмотренный элемент можно легко преобразовать в устройство с двухкоординатной выборкой. Для этого последовательно с транзисторами ,необходимо включить еще два аналогичных триггера, объединенные затворы которых создает второй вход .

Рис. 148. Схема устройства с двухкоординатной выборкой

ОСНОВНЫЕ ОПРЕДЕЛЕНИЯ. СТРУКТУРЫ ЦИФРОВЫХ УСТРОЙСТВ

Для первых этапов развития цифровых методов обработки информации характерно было то, что алгоритмы обработки и хранения информации были жестко связаны со схемотехникой системы. То есть изменение этих алгоритмов было возможно только путем изменения структуры системы: замена узлов, связей, введение новых и так далее. Естественно, что это практически невозможно сделать в процессе эксплуатации, обязательно нужен новый производственный цикл проектирования, изготовления, отладки, всей системы.

Поэтому такие системы цифровой обработки называют системами на «жесткой логике».

Также системы имеют следующие преимущества:

  1.  Специализированная система не имеет аппаратной избыточности, т.е. каждый ее элемент работает с полной нагрузкой (если система грамотно спроектирована).
  2.  Специализированная система может обеспечить максимально высокое быстродействие, так как скорость выполнения алгоритмов обработки информации определяется в ней только быстродействием ее логических элементов и выбранной схемой прохождения информации.

Основным недостатком «жесткой логики» является то, что для каждой новой задачи ее надо проектировать и изготовлять заново.

Для исключения этого недостатки надо построить такую систему, которая могла бы легко адаптироваться под любую задачу и задавать тот или иной алгоритм путем ввода в случае система станет универсальной или программируемой (гибкой). Это и обеспечивают микропроцессорные системы.

Но любая универсальность приводит к избыточности. Поэтому сложность универсальной системы должна быть такой, чтобы обеспечивать решение самой трудной задачи. Чем проще будет решаемая задача, тем больше избыточность и тем менее оправданно станет универсальность. Избыточность ведет к увеличению стоимости и так далее. Кроме того, универсальность, как правило, приводит к снижению быстродействия.

Таким образом: системы на «жесткой логике» хороши там, где требуется высокое быстродействие, где алгоритмы обработки просты.

Универсальные, программируемые системы хороши там, где часто меняются решаемые задачи, где высокое быстродействие не слишком важно, где алгоритмы обработки информации сложные.

Однако за последнее десятилетие быстродействие универсальных (микропроцессорных) систем выросло (на несколько порядков). Большой объем их выпуска привел к резкому снижению их стоимости. Поэтому область применения систем на «жесткой логике» снизилась.

ОСНОВНЫЕ СВЕДЕНИЯ О МИКРОПРОЦЕССОРЕ

Микропроцессор (processor – обработчик) – это блок (узел) который проводит всю обработку информации внутри микропроцессорной системы.

Остальные узлы выполняют вспомогательные функции: хранение информации (в том числе и управляющей), связи с внешними устройствами, связи с пользователем и т.д.

Процессор заменяет практически всю «жесткую логику»: он выполняет арифметические функции, логические, пересылку кодов между узлами системы и другое.

Но все свои операции процессор выполняет последовательно.

Таким образом, микропроцессор способен выполнять множество операций, но какую выполнять в данный момент определяет программа. Все команды, выполняемые процессором, образуют его систему команд.

Структура и объем системы команд процессора определяет его быстродействие, гибкость, удобство использование. Всего команд у процессора может быть от нескольких десятков до нескольких сотен. Система команд может быть рассчитана на узкий круг задач (специализированные процессоры) или на максимально широкий (универсальные процессоры). Коды команд могут иметь различное количество разрядов. Каждая команда имеет свое время выполнения, поэтому время выполнения всей программы зависит не только от количества команд в программе, но и от того, какие команды используются. Схематично процессор представлен на рисунке 149.

Рис. 149. Схема процессора

То есть процессор представляет собой сложное цифровое устройство.

Однако для разработчика микропроцессорных систем информации  о тонкостях внутренней структуры не слишком важна.

Разработчик должен рассматривать процессор как «черный ящик», который в ответ на входные и управляющие коды производит ту или иную операцию и выдает выходные сигналы.

Разработчику необходимо знать систему команд, режимы работы процессора, а также правила взаимодействия процессора с внешним миров, или, так называемые «протоколы обмена информации».

О внутренней структуре процессора надо знать только то, что необходимо для выбора той или иной команды, того или иного режима.

ШИННАЯ СТРУКТУРА СВЯЗЕЙ

Для достижения максимальной универсальности и упрощения обмена информацией в микропроцессорных системах применяется шинная структура связей между отдельными устройствами. Шинная структура связи показана на рисунке 150.

Суть шинной структуры сводится к следующему:

При классической структуре связей все сигналы и коды между устройствами передаются по отдельным типам связи. При этом в системе получается очень много линий связи и разных протоколов обмена.

Рис. 150. Классическая структура связей

При шинной структуре связей, изображенной на рисунке 152, все сигналы между устройствами передаются по одним и тем же линиям связи, но в разное время (это называется мультиплексированной передачей).

Рис. 151. Шинная структура связей

Передача по всем линиям связи может осуществляться в обоих направлениях (так называемая двунаправленная передача). В результате количество линий связи существенно сокращается, а правила обмена (протоколы) упрощаются.

Группа линий связи, по которым передаются сигналы или коды называется шиной (англ. bus).

Однако при шинной структуре связей вся информация передается по линиям связи последовательно во времени, по очереди, что снижает быстродействие системы по сравнению с классической структурой.

Большое достоинство шинной структуры в том, что все устройства, подключенные к шине, должны принимать и передавать информацию по одним и тем же правилам (протоколам обмена информацией по шине).

Поэтому, все узлы, отвечающие за обмен с шиной в устройствах, должны быть единообразны, унифицированы.

В системах с шинной структурой связей применяют все три существующие разновидности выходных каскадов цифровых интегральных схем:

  1.  стандартный выход или выход с двумя состояниями (обозначается 2С, 2S,). Схема представлена на рисунке 152;
  2.  выход с открытым коллектором (ОК, OC);
  3.  выход с тремя состояниями (3С, 3S).

Рис. 152. Стандартный выход или выход с двумя состояниями

У этого выхода два ключа замыкаются по очереди, что соответствует уровням логической единицы (верхний ключ замкнут) и логического нуля (нижний ключ замкнут). Схема ключа показана на рисунке 153.

Рис. 153.

У выхода открытым коллектором замкнутый ключ формирует уровень логического нуля, разомкнутый — логической единицы (рис. 154).

Рис. 154.

У выхода с тремя состояниями ключи могут замыкаться по очереди (как в случае 2С), а могут размыкаться одновременно, образуя третье, высокоимпедансное состояние. Переход в третье состояние (Z-состояние) управляется сигналом на специальном входе (EZ).

Выходные каскады типов 3С и ОК позволяют объединять несколько выходов микросхем для получения мультиплексированных (рис. 155) или двунаправленных линий (рис. 156).

Рис. 155. Мультиплексированная линия

Рис. 156. Двунаправленная линия

При этом в случае выходов 3С необходимо обеспечить, чтобы на линии работал только один активный выход, а все остальные выходы находились бы в это время в третьем состоянии, иначе возможны конфликты.

Объединенные выходы ОК могут работать все одновременно.

Типичную структуру микропроцессорной системы можно увидеть на рисунке 157.

Рис. 157. Структура микропроцессора

Система включает в себя три основных устройства:

1. Процессор;

2. Память, включающую (ОЗУRAMRandom Access Memory) и ПЗУ (ROMRead Only Memory ).

3. Устройства ввода/вывода (УВВ, I/OInput/Output Devices).

Все устройства микропроцессорной системы объединяются общей системной шиной (она же называется еще системной магистралью).

Системная магистраль включает в себя четыре основные шины:

  1.  шина адреса (Address Bus);
  2.  шина данных (Data Bus);
  3.  шина управления (Control Bus);
  4.  шина питания (Power Bus).

Шина адреса служит для определения адреса (номера) устройства, с которым процессор обменивается информацией в данный момент. Каждому устройству, каждой ячейке памяти присваивается собственный адрес. Шина адреса может быть однонаправленной или двунаправленной.

Шина данных — это основная шина, которая используется для передачи информационных кодов между всеми устройствами.

Обычно в пересылке информации участвует процессор, который передает код данных в какое-то устройство или в ячейку памяти или же принимает код данных из какого-то устройства или из ячейки памяти. Но возможна также и передача информации между устройствами без участия процессора.

Шина данных всегда двунаправленная.

Шина управления в отличие от шины адреса и шины данных состоит из отдельных управляющих сигналов. Каждый из этих сигналов во время обмена информацией имеет свою функцию. Некоторые сигналы служат для стробирования передаваемых или принимаемых данных. Другие управляющие сигналы могут использоваться для подтверждения приема данных, для сброса всех устройств в исходное состояние тактирования и т.д.

Линии управления могут быть однонаправленными или двунаправленными.

Шина питания состоит из линий питания и общего провода. В системе может быть один источник +5В или несколько: еще –5В, +12В и –12В.

Если в микропроцессорную систему надо ввести входной код, то процессор по шине адреса обращается к нужному устройству ввода/вывода и принимает по шине данных входную информацию. Если из микропроцессорной системы надо вывести выходной код, то процессор обращается по шине адреса к нужному устройству ввода/вывода и передает ему по шине данных исходную информацию.

Если информация должна пройти сложную многоступенчатую обработку, то процессор может хранить промежуточные результаты в системной оперативной памяти.

Для обращения к любой ячейке памяти процессор выставляет ее адрес на шину адреса и передает в нее информационный код по шине данных или же принимает из нее информационный код по шине данных.

В памяти (оперативной и постоянной) находятся также и управляющие коды (команды выполняемой процессором программы), которые процессор также читает по шине данных с адресацией по шине адреса.

Постоянная память используется в основном для хранения программы начального пуска, которая выполняется каждый раз после включения питания.

Таким образом, в МПС все информационные коды и коды команд передаются по шинам последовательно. Это определяет сравнительно невысокое быстродействие МПС. Оно ограничено даже не быстродействием процессора и не скоростью обмена по системной шине, а именно последовательным характером передачи информации по системной шине.

РЕЖИМЫ РАБОТЫ МИКРОПРОЦЕССОРНОЙ СИСТЕМЫ

Практически любая развитая микропроцессорная система (в том числе и компьютер) поддерживает три основных режима обмена по магистрали:

  1.  программный обмен информацией;
  2.  обмен с использованием прерываний;
  3.  обмен с использованием прямого доступа к памяти (ПДП).

1) Программный обмен информацией является основным в любой МПС. Он предусмотрен всегда, без него невозможны другие режимы обмена (рис. 158).

В этом режиме процессор является единоличным хозяином системной магистрали. Все операции обмена информацией в данном случае инициируются только процессором, все они выполняются строго в порядке, предписанном исполняемой программой.

Процессор читает из памяти коды команд и исполняет их, читая данные из памяти или из устройства ввода/вывода, обрабатывая их, записывая данные в память или передавая их в устройство ввода/вывода. Путь процессора по программе может быть линейным, циклическим, может содержать переходы (прыжки), но он всегда непрерывен и полностью находится под контролем процессора. Ни на какие внешние события, не связанные с программой, процессор не реагирует. Все сигналы на магистрали в данном случае контролируются процессором.

Рис. 158. Программный обмен информацией

2) Обмен по прерываниям используется тогда, когда необходима реакция МПС на какое-то внешнее событие, на приход внешнего сигнала. Для компьютера внешним событием может быть нажатие клавиши клавиатуры или приход по локальной сети пакета данных.

Компьютер должен реагировать на это, соответственно, выводом символа на экран или же чтением и обработкой принятого по сети пакета.

В общем случае организовать реакцию на внешнее событие можно тремя различными путями:

  1.  с помощью постоянного программного контроля факта наступления события (так называемый метод опроса флага или polling);
  2.  с помощью прерывания, то есть насильственного перевода процессора с выполнения текущей программы на выполнение экстренно необходимой программы;
  3.  с помощью прямого доступа к памяти, то есть без участия процессора при его отключении от системной магистрали.

Первый случай с опросом флага реализуется в МПС постоянным чтением информации процессором из устройства ввода/вывода, связанного с тем внешним устройством, на поведение которого необходимо срочно реагировать.

Во втором случае в режиме прерывания процессор, получив запрос прерывания от внешнего устройства (часто называемый IRQInterrupt ReQuest), заканчивает выполнение текущей команды и переходит к программе обработки прерывания. Закончив выполнение программы обработки прерывания, он возвращается к прерванной программе с той точки, где его прервали.

Схема работы процессора показана на рисунке 159.

Рис. 159. Схема работы процессора

Здесь вся работа, как и в случае программного режима, осуществляется самим процессором. Внешнее событие просто временно отвлекает его.

Реакция на внешнее событие по прерыванию в общем случае медленнее, чем при программном режиме.

Как и в случае программного обмена, здесь все сигналы на магистрали выставляются процессором, то есть он полностью контролирует магистраль.

Для обслуживания прерываний иногда вводится специальный модуль контроллера прерываний, но он в обмене информацией не участвует. Его задача состоит в том, чтобы упростить работу процессора с внешними запросами прерываний. Этот контроллер обычно программно управляется процессором по системной магистрали.

Никакого ускорения работы системы прерывание не дает. Его применение позволяет только отказаться от постоянного опроса флага внешнего события и временно, до наступления внешнего события, занять процессор выполнением каких-то других задач.

Прямой доступ к памяти (ПДП, DMADirect Memory Access) — это режим, принципиально отличающийся от двух ранее рассмотренных тем, что обмен по системной шине идет без участия процессора.

Внешнее устройство, требующее обслуживания, сигнализирует процессору, что режим ПДП необходим, в ответ на это процессор заканчивает выполнение текущей команды и отключается от всех шин, сигнализируя, что обмен в режиме ПДП можно начинать.

Операция ПДП сводится к пересылке информации из устройства ввода/вывода в память или же из памяти в устройство ввода/вывода. Когда пересылка информации будет закончена, процессор вновь возвращается к прерванной программе, продолжая ее с той точки, где его прервали.

Это похоже на режим обслуживания прерываний, но в данном случае процессор не участвует в обмене.

Как и в случае прерываний, реакция на внешнее событие при ПДП существенно медленнее, чем при программном режиме.

Для этого в систему надо ввести контроллер ПДП, которое осуществляет обмен по системной магистрали без участия процессора.

Причем процессор предварительно должен сообщить этому контроллеру ПДП, откуда ему следует брать информацию и/или куда ее следует помещать.

Контроллер ПДП может считаться специализированным процессором (рис. 160).

Рис. 160.

В принципе контроллер ПДП может входить в состав устройства ввода/вывода, которому необходим режим ПДП или даже в состав нескольких устройств ввода/вывода.

Теоретически обмен с помощью ПДП может обеспечить более высокую скорость передачи информации, чем программный обмен, так как процессор передает данные медленнее, чем специализированный контроллер ПДП. Однако на практике это преимущество реализуется не всегда. Скорость обмена в режиме ПДП обычно ограничена возможностями магистрали.

Если в системе уже имеется самостоятельный контроллер ПДП, то это может в ряде случаев существенно упростить аппаратуру устройств ввода/вывода, работающих в режиме ПДП. В этом состоит единственное бесспорное преимущество режима ПДП.

АРХИТЕКТУРА МПС

До сих пор мы рассматривали только один тип архитектуры МПС — это архитектуру с общей, единой шиной для данных и команд (одношинную, или принстонскую, фон-неймановскую архитектуру). Соответственно, в составе системы в этом случае присутствует одна общая память, как для данных, так и для команд, что показано на рисунке 162.

Рис. 161.

Но существует альтернативный тип архитектуры — это архитектура с раздельными шинами данных и команд (двухшинная, или гарвардская, архитектура). Эта архитектура предполагает наличие в системе отдельной памяти для данных и отдельной памяти для команд. Смотри рисунок 163.

Рис. 162. Схема гарвардской архитектуры

Здесь обмен процессора с каждым из двух типов памяти происходит по своей шине.

Архитектура с общей шиной распространена гораздо больше, она применяется, в персональных компьютерах. Архитектура с раздельными шинами применяется в основном в однокристальных микроконтроллерах.

Рассмотрим некоторые достоинства и недостатки обоих архитектурных решений.

Архитектура с общей шиной (фон-неймановская) проще, она не требует от процессора одновременного обслуживания двух шин, контроля обмена по двум шинам сразу. Наличие единой памяти данных и команд позволяет гибко распределять ее объем между кодами данных и команд. Перераспределение памяти не вызывает никаких проблем, главное — чтобы программа и данные вместе помещались в памяти системы.

Архитектура с раздельными шинами данных и команд сложнее, она заставляет процессор работать одновременно с двумя потоками кодов, обслуживать обмен по двум шинам одновременно. Программа может размещаться только в памяти команд, данные — только в памяти данных.

Такая специализация ограничивает круг задач, так как не дает возможности гибкого перераспределения памяти. Память данных и память команд в этом случае имеют не очень большой объем, поэтому системы с такой архитектурой ограничивается не слишком сложными задачами.

Преимущество архитектуры с двумя шинами, в первую очередь, в быстродействии.

Дело в том, что при единственной шине команд и данных процессор вынужден по одной этой шине принимать данные (из памяти или устройства ввода/вывода), а также читать команды из памяти. Так как, одновременно эти пересылки кодов по магистрали происходить не могут, они должны производиться по очереди.

Современные процессоры способны совместить во времени выполнение команд и проведение циклов обмена по системной шине.

Использование конвейерных технологий и быстрой кэш-памяти позволяет ускорить процесс взаимодействия со сравнительно медленной системной памятью.

Повышение тактовой частоты и совершенствование структуры процессоров дают возможность сократить время выполнения команд.

Но дальнейшее увеличение быстродействия возможно только при совмещении пересылки данных и чтения команд, то есть при переходе к архитектуре с двумя шинами.

В случае двухшинной архитектуры обмен по обеим шинам может быть независимым, параллельным во времени. Соответственно, структуры шин (количество разрядов кода адреса и кода данных, порядок и скорость обмена информацией и так далее) могут быть выбраны оптимально для той задачи, которая решается каждой шиной.

Поэтому при прочих равных условиях переход на двухшинную архитектуру ускоряет работу МПС, хотя и требует дополнительных затрат на аппаратуру, усложнения структуры процессора.

Память данных в этом случае имеет свое распределение адресов, а память команд — свое.

Проще всего преимущества двухшинной архитектуры реализуются внутри одной микросхемы. В этом случае можно также существенно уменьшить влияние недостатков этой архитектуры. Поэтому основное ее применение — в микроконтроллерах, от которых не требуется решения слишком сложных задач, но зато необходимо максимальное быстродействие при заданной тактовой частоте.

ТИПЫ МПС

К настоящему времени сформировались несколько МПС, различающихся мощностью, универсальностью, быстродействием и структурными отличиями. Основные типы следующие:

  1.  микроконтроллеры — наиболее простой тип МПС, в которых все или большинство узлов системы выполнены в виде одной микросхемы;
  2.  контроллеры — управляющие МПС, выполненные в виде отдельных модулей;
  3.  микрокомпьютеры — более мощные МПС с развитыми средствами сопряжения с внешними устройствами.
  4.  компьютеры (в том числе ПК) — самые мощные и наиболее универсальные МПС.

Четкую границу между этими типами МПС провести сложно. Быстродействие всех типов микропроцессоров постоянно растет, и нередки ситуации, когда новый микроконтроллер оказывается быстрее, например, устаревшего персонального компьютера. Но кое-какие принципиальные отличия все-таки имеются.

Микроконтроллеры представляют собой универсальные устройства, которые практически всегда используются не сами по себе, а в составе более сложных устройств, в том числе и контроллеров. Системная шина микроконтроллера скрыта от пользователя внутри микросхемы. Возможности подключения внешних устройств к микроконтроллеру ограничены. Устройства на микроконтроллерах обычно предназначены для решения одной задачи.

Контроллеры создаются для решения какой-то отдельной задачи или группы близких задач. Они обычно не имеют возможностей подключения дополнительных узлов и устройств, например, большой памяти, средств ввода/вывода. Их системная шина чаще всего недоступна пользователю. Структура контроллера проста и оптимизирована под максимальное быстродействие. В большинстве случаев выполняемые программы хранятся в постоянной памяти и не меняются. Конструктивно контроллеры выпускаются в одноплатном варианте.

Микрокомпьютеры отличаются от контроллеров более открытой структурой, они допускают подключение к системной шине нескольких дополнительных устройств. Производятся микрокомпьютеры в корпусе с разъемами системной магистрали, доступными пользователю. Они могут иметь средства хранения информации на магнитных дисках и довольно развитые средства связи с пользователем (видеомонитор, клавиатура). Микрокомпьютеры рассчитаны на широкий круг задач, но в отличие от контроллеров, к каждой новой задаче его надо приспосабливать заново. Выполняемые микрокомпьютером программы можно легко менять.

ПК — это самые универсальные из МПС. Они обязательно предусматривают возможность модернизации, а также широкие возможности подключения новых устройств. Их системная шина доступна пользователю. Внешние устройства могут подключаться к компьютеру через несколько встроенных портов.

Компьютер всегда имеет сильно развитые средства связи с пользователем, средства длительного хранения информации большого объема, средства связи с другими компьютерами по информационным сетям.


 

А также другие работы, которые могут Вас заинтересовать

6722. Компенсационные меры торговой защиты 27.26 KB
  Компенсационные меры торговой защиты. Защитные меры представляют собой меры по ограничению импорта, осуществляющиеся путем введения количественных ограничений или применение специальных защитных, антидемпинговых и компенсационных, которые взимаются ...
6723. Специальные защитные меры мировой торговли 25.59 KB
  Специальные защитные меры мировой торговли. Специальные защитные меры, т.е. меры по ограничению импорта товара, применяемые посредством введения специальной импортной квоты или специальной пошлины, в томчисле временной специальной пошлины. Спе...
6724. Цель определения страны происхождения товара. Товары, полностью происходящие с территории государства 25.74 KB
  Цель определения страны происхождения товара. Товары, полностью происходящие с территории государства. СПТ считается страна, в кот товары были полностью произведены или подвергнуты достаточной переработке в соответствии с установленными критериями, ...
6725. Критерий достаточной переработки (КДП). Операции, не отвечающие КДП. 27.81 KB
  Критерий достаточной переработки (КДП). Операции, не отвечающие КДП. Если в производстве товаров участвуют 2 страны и более СПТ считается страна, в кот были осуществлены последние операции по существенной переработки или изготовлении товаров достато...
6726. Производственные и технологические операции, при выполнении которых товар считается происходящим из той страны, где эти операции имели место 27.25 KB
  Производственные и технологические операции, при выполнении которых товар считается происходящим из той страны, где эти операции имели место. Одним из критериев достаточной переработки является выполнение необходимых условий определенных производств...
6727. Документы, подтверждающие страну происхождения товаров. Декларация о происхождении товара 26.77 KB
  Документы, подтверждающие страну происхождения товаров. Декларация о происхождении товара. При ввозе на таможенную территорию РБ товаров, страна их происхождения определяется на основании сведений, указанных в декларации о происхождении товаров или ...
6728. Сертификаты о происхождении товара и их виды 27.43 KB
  Сертификаты о происхождении товара и их виды. Документом, свидетельствующим о СПТ, является сертификат о происхождении товаров, выданный полномочными, компетентными органами или организациями данной страны или страны вывоза, если в стране вывоза сер...
6729. Условия обязательного представления документов, подтверждающих страну происхождения товаров 26.42 KB
  Условия обязательного представления документов, подтверждающих страну происхождения товаров. Для подтверждения СПТ сертификат о происхождении товара предоставляется в обязательном порядке в случае: предоставление таможенных преференций в отнош...
6730. Определение страны происхождения товаров из стран, которым Республика Беларусь (государства-участники Таможенного союза) во взаимной торговле предоставляет (-ют) преференциальный торговый режим 30.14 KB
  Определение страны происхождения товаров из стран, которым Республика Беларусь (государства-участники Таможенного союза) во взаимной торговле предоставляет (-ют) преференциальный торговый режим. На единой территории государств-участников ТС в отноше...