73816

Анализ устройств цифровой электроники на структурном уровне представления в системах моделирования VLSI-SIM и MODELSIM

Лекция

Коммуникация, связь, радиоэлектроника и цифровые приборы

Как видно из результатов моделирования схемы в VLSI-SIM и ModelSim, временные диаграммы совпадают. За исключением небольших скачков, которые наблюдались в VLSI-SIM, а в ModelSim они пропали.

Русский

2014-12-20

2.26 MB

1 чел.

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РЕСПУБЛИКИ  БЕЛАРУСЬ

БЕЛОРУССКИЙ  ГОСУДАРСТВЕННЫЙ  УНИВЕРСИТЕТ ИНФОРМАТИКИ И РАДИОЭЛЕКТРОНИКИ

Факультет компьютерных технологий и систем

Кафедра ЭВМ

 

 

 

ПАНАРАД СЕРГЕЙ ВЛАДИМИРОВИЧ

ВМИС

Анализ устройств цифровой электроники на структурном уровне представления в системах моделирования VLSI-SIM и MODELSIM

Отчёт по лабораторной работе №4

(вариант 17)

студента 3 курса 221902 группы

 

Преподаватель

  

Воронов Александр Анатольевич,

доцент кафедры ЭВМ

 

Минск 2014

1) Приведем структурную схему моделируемого объекта с учетом

представления логических элементов в соответствии с ГОСТом:

Рис. 1. Структурная схема моделируемого объекта

    2.1) Опишем цифровое устройство на языке системы VLSI-SIM:

circuit lab4;

    inputs x1(1), x2(1), x3(1), x4(1);

    outputs c1(1), y2(1), y3(1), y4(1);

gates

    a1 'not' (1) x3(1);

    a2 'not' (1) y3(1);

    b1 'not' (1) a2(1);

    b2 'noa2' (1) x1(1), a1(1), x2(1);

    b3 'nmx2' (1) a1(1), x1(1), x2(1);

    b4 'not' (1) x1(1);

    b5 'not' (1) y2(1);

    b6 'not' (1) x2(1);

    c1 'no3' (1) b2(1), x4(1), b1(1);

    c2 'na2' (1) x1(1), b6(1);

    c3 'not' (1) a2(1);

    c4 'na3' (1) b3(1), x4(1), b5(1);

    c5 'na3o2' (1) x3(1), b4(1), b6(1), x4(1);

    y4 'nao22' (1) x3(1), c3(1), c1(1), c2(1);

    y3 'nao3' (1) c4(1), b4(1), x3(1), x4(1);

    y2 'not' (1) c5(1);

endgates

end

2.2) Выполним трансляцию описания схемы

Рис. 2. Трансляция описания схемы

2.3) Выполним 3 попытки построения теста контроля объекта случайным образом

2.4) Проведем моделирование объекта на лучшем из полученных тестов

Рис. 3. Временная диаграмма

3) Опишем цифровое устройство на структурном уровне на языке VHDL

na3o2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na3o2 IS

  port (A,B,C,D: in STD_LOGIC; Y: out STD_LOGIC);

END na3o2;

ARCHITECTURE arc_na3o2 OF na3o2 IS

BEGIN

  Y <= not (A and B and (C or D)) after 4 ns;

END arc_na3o2;

noa2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY noa2 IS

  port (A,B,C: in STD_LOGIC; Y: out STD_LOGIC);

END noa2;

ARCHITECTURE arc_noa2 OF noa2 IS

BEGIN

  Y <= not (A or (B and C)) after 3 ns;

END arc_noa2;

no3.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY no3 IS

  port (A,B,C: in STD_LOGIC; Y: out STD_LOGIC);

END no3;

ARCHITECTURE arc_no3 OF no3 IS

BEGIN

  Y <= not (A or B or C) after 4 ns;

END arc_no3;

nmx2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY nmx2 IS

  port (A,B,V: in STD_LOGIC; Y: out STD_LOGIC);

END nmx2;

ARCHITECTURE arc_nmx2 OF nmx2 IS

BEGIN

  Y <= not ((A or not V) and (B or V)) after 6 ns;

END arc_nmx2;

nao3.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY nao3 IS

  port (A,B,C,D: in STD_LOGIC; Y: out STD_LOGIC);

END nao3;

ARCHITECTURE arc_nao3 OF nao3 IS

BEGIN

  Y <= not (A and (B or C or D)) after 5 ns;

END arc_nao3;

na2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na2 IS

  port (A,B: in STD_LOGIC; Y: out STD_LOGIC);

END na2;

ARCHITECTURE arc_na2 OF na2 IS

BEGIN

  Y <= not (A and B) after 2 ns;

END arc_na2;

invertor.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY invertor IS

  port (A: in STD_LOGIC; Y: out STD_LOGIC);

END invertor;

ARCHITECTURE arc_invertor OF invertor IS

BEGIN

  Y <= not A after 1 ns;

END arc_invertor;

nao22.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY nao22 IS

  port (A,B,C,D: in STD_LOGIC; Y: out STD_LOGIC);

END nao22;

ARCHITECTURE arc_nao22 OF nao22 IS

BEGIN

  Y <= not ((A or B)and (C or D)) after 3 ns;

END arc_nao22;

na3.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na3 IS

  port (A,B,C: in STD_LOGIC; Y: out STD_LOGIC);

END na3;

ARCHITECTURE arc_na3 OF na3 IS

BEGIN

  Y <= not (A and B and C) after 3 ns;

END arc_na3;

circuit.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY circuit IS

  PORT (x1, x2, x3, x4: in std_logic;

  y1, y2, y3: inout std_logic;

  y4: out std_logic);

END circuit ;

ARCHITECTURE arc_circuit OF circuit IS

  component invertor

     port (A: in std_logic;

     Y: out std_logic);

  end component;

  component noa2

     port (A,B,C: in std_logic;

     Y: out std_logic);

  end component;

  component nmx2

     port (A,B,V: in std_logic;

     Y: out std_logic);

  end component;

  component no3

     port (A,B,C: in std_logic;

     Y: out std_logic);

  end component;

  component na2

     port (A,B: in std_logic;

     Y: out std_logic);

  end component;

  component na3

     port (A,B,C: in std_logic;

     Y: out std_logic);

  end component;

  component na3o2

     port (A,B,C,D: in std_logic;

     Y: out std_logic);

  end component;

  component nao22

     port (A,B,C,D: in std_logic;

     Y: out std_logic);

  end component;

  component nao3

     port (A,B,C,D: in std_logic;

     Y: out std_logic);

  end component;

signal a1, a2, b1, b2, b3, b4, b5, b6, c2, c3, c4, c5: std_logic;

BEGIN

  g1: invertor port map(x3, a1);

  g2: invertor port map(y3, a2);

  g3: invertor port map(a2, b1);

  g4: noa2 port map(x1, a1, x2, b2);

  g5: nmx2 port map(a1, x1, x2, b3);

  g6: invertor port map(x1, b4);

  g7: invertor port map(y2, b5);

  g8: invertor port map(x2, b6);

  g9: no3 port map(b2, x4, b1, y1);

  g10: na2 port map(x1, b6, c2);

  g11: invertor port map(a2, c3);

  g12: na3 port map(b3, x4, b5, c4);

  g13: na3o2 port map(x3, b4, b6, x4, c5);

  g14: nao22 port map(x3, c3, y1, c2, y4);

  g15: nao3 port map(c4, b4, x3, x4, y3);

  g16: invertor port map(c5,y2);

END arc_circuit;

3.1) Подготовим блок Testbench для отладки объекта, при этом

используя тест, полученный в части 1 задания

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY circuit_test is  

END circuit_test;

ARCHITECTURE  bench OF circuit_test IS

  component circuit

     port(x1, x2, x3, x4: in std_logic;

     y4: out std_logic; y1, y2, y3:inout std_logic);

  end component;

signal x1, x2, x3, x4, y1, y2, y3, y4: std_logic;

BEGIN

x1 <= '1','0' after 100 ns,'1' after 300 ns,'0' after 400 ns,'1' after 800 ns,'0' after 1000 ns, '1' after 1100 ns;

x2 <= '0','1' after 100 ns,'0' after 200 ns,'1' after 300 ns, '0' after 400 ns, '1' after 600 ns, '0' after 800 ns;

x3 <= '0','1' after 300 ns,'0' after 400 ns,'1' after 500 ns,'0' after 600 ns, '1' after 700 ns, '0' after 1100 ns;

x4 <= '1','0' after 200 ns,'1' after 300 ns,'0' after 600 ns,'1' after 700 ns,'0' after 900 ns;

M:circuit port map(x1, x2, x3, x4, y4, y1, y2, y3);      

END bench;

3.2) Выполним компиляцию описания

Рис. 4. Компиляция описания

3.3) Выполним моделирование объекта на заданном тесте

3.4) Сравним результаты моделирования объекта в двух системах моделирования

Вывод:

Как видно из результатов моделирования схемы в VLSI-SIM и ModelSim,  временные диаграммы совпадают. За исключением небольших скачков, которые наблюдались в VLSI-SIM, а в ModelSim они пропали. Это происходит из-за того, что в ModelSim мы проводили моделирование с учетом внутренних задержек элементов.


 

А также другие работы, которые могут Вас заинтересовать

41400. Базы данных. Введение в базы данных 2.98 MB
  Введение в базы данных План лекции определить понятие база данных; сформулировать основные требования к базе данных; ознакомиться с основными принципами построения проектирования базы данных; ознакомиться с основными моделями данных; ознакомится с основами теории реляционных баз данных. База данных: хранилище систематизированных данных. Компьютерные базы данных: базы данных использующие электронные носители для хранения данных и специальные программные средства для...
41401. Программирование в Internet Active X Data Objects (ADO.NET) 225.5 KB
  NET – модель доступа к данным применяемая приложениями NET. Connection(XXXConnection, установка соединения с источником данных, реализует интерфейс IDbConnection); Command(выполнение sql-команд и хранимых процедур); DataReader(доступ к данным для чтения, извлеченным по запросу); DataAdapter(наполнение DataSet информацией, выполнение изменений в базе данных, выполненных в DataSet).
41402. Базы данных. Нормализация данных 506.5 KB
  Код товара Наименование Цена Количество Стоимость 223 Мяч футбольный 25 3 75 338 Мяч баскетбольный 33 2 66 767 Мяч гандбольный 12 2 24 655 Мяч теннисный 10 10 100 Итого 265 нормальная форма атомарность Счет Дата № Покупателя Фамилия Имя Телефон Адрес Код товара Наименование Цена Количество Стоимость 222333 26. Свердлова 13 223 Мяч футбольный 25 3 75 222333 26. Свердлова 13 338 Мяч баскетбольный 33 2 66 222333 26. Свердлова 13 767 Мяч гандбольный 12 2 24 222333 26.
41404. Разработка программного обеспечения информационных систем 194.5 KB
  Основные причины успеха и провала проектов В отчете группы Стендиша 1994 указано три наиболее часто встречающихся ключевых фактора создающих проблемы в проектах. Некое свойство программного обеспечения необходимое пользователю для решения проблемы при достижении поставленной цели. Подход к управлению требованиями Область проблемы Как правило мы находимся во владениях пользователячужестранца. Таким образом наша задача состоит в том чтобы понять их проблемы в их предметной области и на их языке и построить системы удовлетворяющие их...
41405. Управление требованиями. Объектно-ориентированный анализ и проектирование 240 KB
  Вторую категорию составляют непрямые пользователи а также те на кого воздействуют только бизнес последствия разработки. Этих заинтересованных лиц можно найти в соответствующей бизнес области или в окрестностях среды конкретного приложения. Ограничения налагаемые на систему ввода заказов на покупку Источник Ограничение Объяснение Эксплуатационный Копия данных заказа на покупку должна оставаться в унаследованной базе данных в течение одного года Риск потери данных слишком высок; нам необходимо работать параллельно в течение года...
41406. МЕТОДЫ ВЫЯВЛЕНИЯ ТРЕБОВАНИЙ 85.5 KB
  Пять этапов анализа проблемы Достижение соглашения об определении проблемы Выделение основных причин проблем стоящих за проблемой Выявление заинтересованных лиц и пользователей Определение границ системырешения Выявление ограничений налагаемых на решение 5. Синдром неоткрытых руин Синдром пользователя и разработчика Функции продукта или системы Потребности заинтересованных лиц и пользователей Функции Управление сложностью путем выбора уровня абстракции Атрибуты функций продукта 9. Предельно недорога ...
41407. Обыгрывание ролей 196.5 KB
  Проблема требований Цель Статистика Основные причины успеха и провала проектов Высокая цена ошибок требований 2. Инженерия систем интенсивно использующих программное обеспечение Задача выявления требований 7. Преграды на пути выявления требований Синдром да но. МЕТОДЫ ВЫЯВЛЕНИЯ ТРЕБОВАНИЙ Совещания посвященные требованиям Мозговой штурм и отбор идей Раскадровка Применение прецедентов 9.
41408. Документ Delta Vision 225 KB
  Он представляет собой достаточно подробное описание на естественном языке поэтому основным участникам проекта легко с ним работать. Разработка документаконцепции и работа с ним являясь центром приложения действий многих участников заказчиков пользователей представителей руководства проекта и маркетинга могут играть заметную роль в успехе или неудаче программного проекта. При создании первой версии документа это не так уж сложно так как практически все пункты в перечне будут новыми для данного проекта или по крайней мере должны...