73816

Анализ устройств цифровой электроники на структурном уровне представления в системах моделирования VLSI-SIM и MODELSIM

Лекция

Коммуникация, связь, радиоэлектроника и цифровые приборы

Как видно из результатов моделирования схемы в VLSI-SIM и ModelSim, временные диаграммы совпадают. За исключением небольших скачков, которые наблюдались в VLSI-SIM, а в ModelSim они пропали.

Русский

2014-12-20

2.26 MB

3 чел.

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РЕСПУБЛИКИ  БЕЛАРУСЬ

БЕЛОРУССКИЙ  ГОСУДАРСТВЕННЫЙ  УНИВЕРСИТЕТ ИНФОРМАТИКИ И РАДИОЭЛЕКТРОНИКИ

Факультет компьютерных технологий и систем

Кафедра ЭВМ

 

 

 

ПАНАРАД СЕРГЕЙ ВЛАДИМИРОВИЧ

ВМИС

Анализ устройств цифровой электроники на структурном уровне представления в системах моделирования VLSI-SIM и MODELSIM

Отчёт по лабораторной работе №4

(вариант 17)

студента 3 курса 221902 группы

 

Преподаватель

  

Воронов Александр Анатольевич,

доцент кафедры ЭВМ

 

Минск 2014

1) Приведем структурную схему моделируемого объекта с учетом

представления логических элементов в соответствии с ГОСТом:

Рис. 1. Структурная схема моделируемого объекта

    2.1) Опишем цифровое устройство на языке системы VLSI-SIM:

circuit lab4;

    inputs x1(1), x2(1), x3(1), x4(1);

    outputs c1(1), y2(1), y3(1), y4(1);

gates

    a1 'not' (1) x3(1);

    a2 'not' (1) y3(1);

    b1 'not' (1) a2(1);

    b2 'noa2' (1) x1(1), a1(1), x2(1);

    b3 'nmx2' (1) a1(1), x1(1), x2(1);

    b4 'not' (1) x1(1);

    b5 'not' (1) y2(1);

    b6 'not' (1) x2(1);

    c1 'no3' (1) b2(1), x4(1), b1(1);

    c2 'na2' (1) x1(1), b6(1);

    c3 'not' (1) a2(1);

    c4 'na3' (1) b3(1), x4(1), b5(1);

    c5 'na3o2' (1) x3(1), b4(1), b6(1), x4(1);

    y4 'nao22' (1) x3(1), c3(1), c1(1), c2(1);

    y3 'nao3' (1) c4(1), b4(1), x3(1), x4(1);

    y2 'not' (1) c5(1);

endgates

end

2.2) Выполним трансляцию описания схемы

Рис. 2. Трансляция описания схемы

2.3) Выполним 3 попытки построения теста контроля объекта случайным образом

2.4) Проведем моделирование объекта на лучшем из полученных тестов

Рис. 3. Временная диаграмма

3) Опишем цифровое устройство на структурном уровне на языке VHDL

na3o2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na3o2 IS

  port (A,B,C,D: in STD_LOGIC; Y: out STD_LOGIC);

END na3o2;

ARCHITECTURE arc_na3o2 OF na3o2 IS

BEGIN

  Y <= not (A and B and (C or D)) after 4 ns;

END arc_na3o2;

noa2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY noa2 IS

  port (A,B,C: in STD_LOGIC; Y: out STD_LOGIC);

END noa2;

ARCHITECTURE arc_noa2 OF noa2 IS

BEGIN

  Y <= not (A or (B and C)) after 3 ns;

END arc_noa2;

no3.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY no3 IS

  port (A,B,C: in STD_LOGIC; Y: out STD_LOGIC);

END no3;

ARCHITECTURE arc_no3 OF no3 IS

BEGIN

  Y <= not (A or B or C) after 4 ns;

END arc_no3;

nmx2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY nmx2 IS

  port (A,B,V: in STD_LOGIC; Y: out STD_LOGIC);

END nmx2;

ARCHITECTURE arc_nmx2 OF nmx2 IS

BEGIN

  Y <= not ((A or not V) and (B or V)) after 6 ns;

END arc_nmx2;

nao3.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY nao3 IS

  port (A,B,C,D: in STD_LOGIC; Y: out STD_LOGIC);

END nao3;

ARCHITECTURE arc_nao3 OF nao3 IS

BEGIN

  Y <= not (A and (B or C or D)) after 5 ns;

END arc_nao3;

na2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na2 IS

  port (A,B: in STD_LOGIC; Y: out STD_LOGIC);

END na2;

ARCHITECTURE arc_na2 OF na2 IS

BEGIN

  Y <= not (A and B) after 2 ns;

END arc_na2;

invertor.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY invertor IS

  port (A: in STD_LOGIC; Y: out STD_LOGIC);

END invertor;

ARCHITECTURE arc_invertor OF invertor IS

BEGIN

  Y <= not A after 1 ns;

END arc_invertor;

nao22.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY nao22 IS

  port (A,B,C,D: in STD_LOGIC; Y: out STD_LOGIC);

END nao22;

ARCHITECTURE arc_nao22 OF nao22 IS

BEGIN

  Y <= not ((A or B)and (C or D)) after 3 ns;

END arc_nao22;

na3.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na3 IS

  port (A,B,C: in STD_LOGIC; Y: out STD_LOGIC);

END na3;

ARCHITECTURE arc_na3 OF na3 IS

BEGIN

  Y <= not (A and B and C) after 3 ns;

END arc_na3;

circuit.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY circuit IS

  PORT (x1, x2, x3, x4: in std_logic;

  y1, y2, y3: inout std_logic;

  y4: out std_logic);

END circuit ;

ARCHITECTURE arc_circuit OF circuit IS

  component invertor

     port (A: in std_logic;

     Y: out std_logic);

  end component;

  component noa2

     port (A,B,C: in std_logic;

     Y: out std_logic);

  end component;

  component nmx2

     port (A,B,V: in std_logic;

     Y: out std_logic);

  end component;

  component no3

     port (A,B,C: in std_logic;

     Y: out std_logic);

  end component;

  component na2

     port (A,B: in std_logic;

     Y: out std_logic);

  end component;

  component na3

     port (A,B,C: in std_logic;

     Y: out std_logic);

  end component;

  component na3o2

     port (A,B,C,D: in std_logic;

     Y: out std_logic);

  end component;

  component nao22

     port (A,B,C,D: in std_logic;

     Y: out std_logic);

  end component;

  component nao3

     port (A,B,C,D: in std_logic;

     Y: out std_logic);

  end component;

signal a1, a2, b1, b2, b3, b4, b5, b6, c2, c3, c4, c5: std_logic;

BEGIN

  g1: invertor port map(x3, a1);

  g2: invertor port map(y3, a2);

  g3: invertor port map(a2, b1);

  g4: noa2 port map(x1, a1, x2, b2);

  g5: nmx2 port map(a1, x1, x2, b3);

  g6: invertor port map(x1, b4);

  g7: invertor port map(y2, b5);

  g8: invertor port map(x2, b6);

  g9: no3 port map(b2, x4, b1, y1);

  g10: na2 port map(x1, b6, c2);

  g11: invertor port map(a2, c3);

  g12: na3 port map(b3, x4, b5, c4);

  g13: na3o2 port map(x3, b4, b6, x4, c5);

  g14: nao22 port map(x3, c3, y1, c2, y4);

  g15: nao3 port map(c4, b4, x3, x4, y3);

  g16: invertor port map(c5,y2);

END arc_circuit;

3.1) Подготовим блок Testbench для отладки объекта, при этом

используя тест, полученный в части 1 задания

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY circuit_test is  

END circuit_test;

ARCHITECTURE  bench OF circuit_test IS

  component circuit

     port(x1, x2, x3, x4: in std_logic;

     y4: out std_logic; y1, y2, y3:inout std_logic);

  end component;

signal x1, x2, x3, x4, y1, y2, y3, y4: std_logic;

BEGIN

x1 <= '1','0' after 100 ns,'1' after 300 ns,'0' after 400 ns,'1' after 800 ns,'0' after 1000 ns, '1' after 1100 ns;

x2 <= '0','1' after 100 ns,'0' after 200 ns,'1' after 300 ns, '0' after 400 ns, '1' after 600 ns, '0' after 800 ns;

x3 <= '0','1' after 300 ns,'0' after 400 ns,'1' after 500 ns,'0' after 600 ns, '1' after 700 ns, '0' after 1100 ns;

x4 <= '1','0' after 200 ns,'1' after 300 ns,'0' after 600 ns,'1' after 700 ns,'0' after 900 ns;

M:circuit port map(x1, x2, x3, x4, y4, y1, y2, y3);      

END bench;

3.2) Выполним компиляцию описания

Рис. 4. Компиляция описания

3.3) Выполним моделирование объекта на заданном тесте

3.4) Сравним результаты моделирования объекта в двух системах моделирования

Вывод:

Как видно из результатов моделирования схемы в VLSI-SIM и ModelSim,  временные диаграммы совпадают. За исключением небольших скачков, которые наблюдались в VLSI-SIM, а в ModelSim они пропали. Это происходит из-за того, что в ModelSim мы проводили моделирование с учетом внутренних задержек элементов.


 

А также другие работы, которые могут Вас заинтересовать

41869. ПОВЕРКА ТЕРМОЭЛЕКТРИЧЕСКИХ ПРЕОБРАЗОВАТЕЛЕЙ 505.94 KB
  Описание установки Поверка ТП производится при помощи эталонного калибратора температуры КТ500 рис. Термоэлектродвижущая сила ТЭДС измеряется прибором универсальным измерительным типа Р4833 рис. Рис. Методика и порядок проведения поверки В условиях учебной лаборатории поверка ТП включает внешний осмотр определение соответствия статической характеристики преобразователя стандартной НСХ.
41870. Эффекты в CorelDRAW. Эффект "Перетекание" 1006.33 KB
  Рассмотрим работу инструмента на примере перетекания двух объектов: Рис. 1 На рис. На правой части этого же рисунка показан результат применения инструмента Интерактивное перетекание при следующих параметрах его работы: Число шагов в перетекании = 4; Вид перетекания = прямое; Ускорение = 0 рис.2 Рис.
41871. ПОВЕРКА ТЕХНИЧЕСКОГО АМПЕРМЕТРА И ВОЛЬТМЕТРА МАГНИТОЭЛЕКТРИЧЕСКОЙ СИСТЕМЫ 61.41 KB
  В практике поверки измерительных приборов нашли применение два способа: сопоставление показаний поверяемого и образцового приборов; сравнение показаний поверяемого прибора с мерой данной величины. Верхний предел измерений образцового прибора должен быть таким же как и поверяемого или не превышать предел измеряемого прибора более чем на 25. Допустимая погрешность образцового прибора должна быть 3.5 раз ниже погрешности поверяемого прибора.
41872. Зерновая характеристика угольной пыли и её представление 57.67 KB
  Зерновая характеристика угольной пыли и её представление. Тонкость помола или дисперсность угольной пыли определяют рассевом её пробы на рассевочной машине оснащённой набором сит с размерами отверстий от 50 до 1000 мкм. Коэффициент полидисперсностиnхарактеризует структуру пыли с точки зрения равномерности помола топлива. Чем выше n тем менее отличаются своим размером частицы пыли друг от друга.
41873. MS Access 2007: Создание запросов 351.77 KB
  Для вывода на экран БЛАНКА ЗАПРОСА необходимо: вкладка Создание группа команд Другие Конструктор запросов; в появившемся диалоговом окне Добавление таблицы выделите удерживая нажатой левую кнопку мыши все таблицы; щелкните по кнопкам Добавить и Закрыть; на экран будет выведено окно Конструктора запросов. В нижней панели пустой бланк запроса. Назначение строк бланка запроса: Поле Указываются имена полей участвующих в запросе Имя таблицы Автоматически выводятся имена таблиц соответствующих выбранным полям Групповая операция...
41874. Ознакомиться с основными положениями теории погрешности, измерить высоту, диаметр и объем цилиндра. Правильно обработать результаты измерений 54.31 KB
  В результате проделанной работы ознакомились с основными положениями теории погрешности, рассчитали относительную погрешность измерений.
41876. Исследования трения в резьбовых соединениях 64.49 KB
  Экспериментально определить значения коэффициентов трения в резьбе и на торце гайки; проверить теоретическую зависимость между осевым усилием на болте Fα и моментом завинчивания Тзав. № показаний К2 ед Fα по 17 Н K2ед Тзав по 18 Нмм 1 2 3 4 5 График зависимости Тзав= f Fα Определение коэффициентов трения. Сила затяжки FаН Тзав Нмм f1 по 8 f по 4 025...
41877. ТОТАЛИТАРИЗМ КАК ПОЛИТОЛОГИЧЕСКИЙ КОНЦЕПТ: ТРАНСФОРМАЦИЯ ПОНЯТИЯ 346 KB
  В результате своеобразной дефрагментации понятия тоталитаризм в последние десятилетия научное познание этого явления оказалось в серой зоне неопределенности: старые теории объективно отмирают но новые концепции не успевают их замещать