73817

Изучение функционирования триггеров на моделях в системах VLSI_SIM и ModelSim

Лабораторная работа

Коммуникация, связь, радиоэлектроника и цифровые приборы

Как видно из результатов моделирования схемы в VLSI-SIM и ModelSim, временные диаграммы совпадают. Это говорит правильности составленной модели. При моделировании на поведенческом уровне на схеме отсутствуют задержки при переключении элементов.

Русский

2014-12-20

242 KB

1 чел.

МИНИСТЕРСТВО ОБРАЗОВАНИЯ РЕСПУБЛИКИ  БЕЛАРУСЬ

БЕЛОРУССКИЙ  ГОСУДАРСТВЕННЫЙ  УНИВЕРСИТЕТ ИНФОРМАТИКИ И РАДИОЭЛЕКТРОНИКИ

Факультет компьютерных технологий и систем

Кафедра ЭВМ

 

 

 

ПАНАРАД СЕРГЕЙ ВЛАДИМИРОВИЧ

ВМИС

Изучение функционирования  триггеров на моделях

в системах VLSI_SIM и ModelSim

Отчёт по лабораторной работе №5

(вариант 17)

студента 3 курса 221902 группы

 

Преподаватель

  

Воронов Александр Анатольевич,

доцент кафедры ЭВМ

 

Минск 2014

1) Приведем структурную схему моделируемого объекта:

Рис. 1. Структурная схема моделируемого объекта

    2.1) Опишем цифровое устройство на языке системы VLSI-SIM:

circuit lab5;

  inputs s(1), c(1), r(1);

  outputs b1(1), b2(1);

gates

  a1 'nand' (1) s(1), c(1);

  a2 'nand' (1) c(1), r(1);

  b1 'nand' (1) a1(1), b2(1);

  b2 'nand' (1) a2(1), b1(1);

endgates

end

2.2) Выполним трансляцию описания схемы

Рис. 2. Трансляция описания схемы

Рис. 3. Временная диаграмма

3) Опишем цифровое устройство на структурном уровне на языке VHDL

na2.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

ENTITY na2 IS

  port (A,B: in STD_LOGIC; Y: out STD_LOGIC);

END na2;

ARCHITECTURE arc_na2 OF na2 IS

BEGIN

  Y <= not (A and B) after 2 ns;

END arc_na2;

circuit.vhd

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

 entity circuit is

    port(s,c,r: in std_logic;

                 q, nq: inout std_logic);

 end circuit;

architecture arc_circuit of circuit is

 component NA2  

    port(A,B : in std_logic;

               Y : inout std_logic);

 end component;

signal A1, A2, A3, A4: std_logic;

 begin

    g1: NA2 port map(s, c, A1);

    g2: NA2 port map(c, r, A2);

    g3: NA2 port map(A1,A4,A3);

    g4: NA2 port map(A3,A2,A4);

   q<=A3;

   nq<=A4;

 end arc_circuit;

3.1) Подготовим блок Testbench для отладки объекта, при этом

используя тест, полученный в части 1 задания

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

  entity circuit_test is  

  end circuit_test;

     architecture  bench of circuit_test IS

         component circuit

           port(s, c, r: in std_logic;

              q, nq: inout std_logic);

         end component;

     signal s,c, r, q, nq: std_logic;

         begin

            s <= '1', '0' after 200 ns, '1' after 500 ns;

            c <= '1' , '0' after 200 ns, '1' after 300 ns, '0' after 400 ns;

            r <= '1' , '0' after 100 ns, '1' after 200 ns;

           M:circuit port map(s,c,r,q,nq);      

end bench;

3.2) Выполним компиляцию описания

Рис. 4. Компиляция описания

3.3) Выполним моделирование объекта на заданном тесте

Рис.5. Временная диаграмма триггера в структурном виде

4) Опишем схему на языке VHDL на поведенческом уровне

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

entity circuit1 is

  port(s, c, r: in std_logic;

   q, qn: out std_logic);

end circuit1;

architecture arc_circuit1 of circuit1 is

begin

process (s, c, r) begin

if c = '1' then

q <= s;

qn <= r;

end if;

end process;

end arc_circuit1;

Подготовим блок Testbench для отладки объекта

LIBRARY IEEE;

USE IEEE.std_logic_1164.all;

  entity circuit_test1 is  

  end circuit_test1;

     architecture  bench1 of circuit_test1 IS

         component circuit1

           port(s, c, r: in std_logic;

              q, qn: out std_logic);

         end component;

     signal s, c, r, q, qn: std_logic;

         begin

            s <= '1', '0' after 200 ns, '1' after 500 ns;

            c <= '1' , '0' after 200 ns, '1' after 300 ns, '0' after 400 ns;

            r <= '1' , '0' after 100 ns, '1' after 200 ns;

           M:circuit1 port map(s, c, r, q, qn);      

end bench1;

Рис.6. Временная диаграмма триггера на поведенческом уровне

Вывод:

Как видно из результатов моделирования схемы в VLSI-SIM и ModelSim,  временные диаграммы совпадают. Это говорит правильности составленной модели. При моделировании на поведенческом уровне на схеме отсутствуют задержки при переключении элементов.


 

А также другие работы, которые могут Вас заинтересовать

60473. У світі цікавої інформатики (усний журнал) 387 KB
  Мета: підвищити інтерес студентів до вивчення основ інформатики; формування навичок використання засобів сучасних інформаційно комунікаційних технологій; розвинути навички самостійної роботи за компютером...
60474. Сценарій свята зустрічі птахів 66 KB
  Шановне зібрання Ми присутні з вами на святі зустрічі птахів. Сьогодні на святі ви почуєте багато цікавої інформації красивих віршів і висловів про птахів. Зустрічайте юних поетів з віршами про птахів.
60476. Країна Добра і Тепла 42.5 KB
  Які добрі слова і привітання ви знаєте Діточки сіли всі гарненько і послухайте казку Країна теплого пуху€. Казка €œКраїна Теплого Пуху. Колись давно існувала така собі Країна Теплого Пуху. Пуху було дуже багато його вистачало на всіх.
60477. Ранкові зустрічі для першокласників 68 KB
  Рослини це великий світ. Вам сподобалось А що ще вам сподобалось Середа Рослини мандрівники I. Сьогодні ми поговоримо про рослини які приїхали здалеку. Бокарьов відкрив людям нову властивість цієї рослини виявивши в ній джерело смачної олії.
60479. Цветы моего двора 125 KB
  Форма проведения: Творческий час Оборудование: Иллюстрации цветов аудиозапись гербарий цветов карандаши пластилин колпачки от флаконов живые цветы. А самый прекрасный вид растений цветы. И нет у нас не одного города улицы и даже маленького дворика где не росли бы цветы.
60481. Праздничная школьная шоу-программа к 8 Марта «Две звезды» 67 KB
  А март – это праздник женщин – прекрасных дам! С праздником вас, милые, любимые девочки, женщины, мамы, бабушки, сестренки! Она: Разрешите пожелать вам счастья, мира и тепла! Он: Пусть сопутствует удача, чувство юмора всегда!