79882

Типовые комбинационные устройства

Лекция

Коммуникация, связь, радиоэлектроника и цифровые приборы

В комбинационных схемах (КС) совокупность выходных сигналов в любой момент времени однозначно определяется входными сигналами, поступающими на входы в тот же момент времени. Закон функционирования КС определен, если задано соответствие между входными и выходными сигналами в виде таблицы

Русский

2015-02-15

2.34 MB

10 чел.

Лекция 9

 Типовые комбинационные устройства 

ИМС и ЛЭ находят широкое применение в различных РЭ устройствах, таких как гидролокаторы, устройства навигации и связи, в ЭВМ и др.

2.1 Классификация вычислительных машин.

ЭВМ подразделяются на 2 больших класса: аналоговые (АВМ) и цифровые (ЦВМ).

АВМ – в аналоговых мапшинах..

Например сумматор на ОУ

Рисунок 2.1 – инвертирующий сумматор на ОУ

Достоинство АВМ: высокое быстродействие.

Недостатки АВМ: низкая точность; АВМ используются для решения узкого круга задач.

ЦФМ – машины, обрабатывающие информацию, представленную в цифровом виде.

Достоинство ЦВМ: высокая точность.

Недостаток ЦВМ: низкое быстродействие.

ЦВМ бывают:

1. Проблемно-ориентированнные – решают определенный класс задач (например: цифровая обработка сигнала).

2. Универсальные – решают любую задачу, которая описывается с помощью алгоритма.

Рисунок 2.2 - Структура ЦВМ

УВВ – устройство ввода-вывода;

Назначение УВВ – ввод исходных данных и вывод результата.

АЦП – преобразование напряжения в цифровой код.

ЦАП – преобразование цифрового кода в напряжение.

ЗУ – запоминающее устройство;

ЦП – центральный процессор.

ЗУ – хранит программу и данные.

АЛУ – используется для обработки информации.

УУ – устройство управления, управляет всеми остальными блоками.

Магистраль – это набор проводов для обмена данными между блоками.

Преобразование информации в ЭВМ производится электронными устройствами (логическими схемами) двух классов: комбинационными схемами и последовательностными схемами (Глава 4).

В комбинационных схемах (КС) совокупность выходных сигналов в любой момент времени однозначно определяется входными сигналами, поступающими на входы в тот же момент времени. Закон функционирования КС определен, если задано соответствие между входными и выходными сигналами в виде таблицы или в аналитической форме с использованием логических функций.

Практика проектирования ЦУ показала, что можно выделить несколько типов КС, которые применяются очень часто. Такие схемы экономически целесообразно изготавливать в интегральном исполнении с большим тиражом выпуска. К ним относятся:

преобразователи кодов;

коммутаторы;

арифметические устройства;

постоянные запоминающие устройства (ПЗУ);

программируемые логические матрицы (ПЛМ).

2.2 Преобразователи кодов (ПК)

В группе ПК наиболее часто применяемой схемой являются дешифраторы.

2.2.1 Дешифраторы.

Дешифратором (ДШ) чаще всего называют устройство, преобразующее двоичный код в унарный. Из всех m выходов дешифратора активный уровень имеется только на одном, а именно на том, номер которого равен поданному на вход двоичному числу. На всех остальных выходах ДШ уровни напряжения неактивные. Обычно ДШ имеют инверсные выходы. При этом на выбранном выходе 0, а на всех остальных "1". Унарный код называют еще кодом "1 из m". Условное изображение ДШ с инверсными выходами показано на рис. 2.1,а. О входе Е будет сказано ниже.

Если ДШ имеет n входов, m выходов и использует все возможные наборы входных переменных, то m=2n . Такой ДШ называют полным.

ДШ используют, когда нужно обращаться к различным ЦУ, и при этом номер устройства – его адрес – представлен двоичным кодом.

Адресные входы ДШ обозначают обычно А0, А1, А2,..А(n-1),  где индекс буквы А означает показатель степени 2. Иногда эти входы просто нумеруют в соответствии с весами двоичных разрядов: 1, 2, 4, 8, 16,..2n-1.

Формально описать работу ДШ можно, задав список функций, обрабатываемых каждым из его выходов. Так для ДШ (рис. 2.2,а)

Реализация этих восьми выражений с помощью восьми трехвходовых ЛЭ 3И-НЕ дает наиболее простой по структуре ДШ, называемый линейным.  

 

Рис. 2.1. Дешифратор "1 из 8" с инверсными выходами.

Основной объем оборудования линейного ДШ составляют в общем случае m  n-входовых элементов И-НЕ для ДШ с инверсными выходами или m n-входовых элементов И для ДШ с прямыми выходами. Кроме того, требуется n инверторов входных переменных и n буферных инверторов, назначение которых – свести к единице кратность нагрузки, которую представляет ДШ для источника сигнала. Иначе каждый источник будет нагружен на m/2 входов элементов И-НЕ или И.

ДШ с прямыми и инверсными выходами можно построить, соответственно, на ЛЭ ИЛИ-НЕ и ИЛИ. Общее число ЛЭ при этом не изменится.

Дешифраторы обычно имеют разрешающий вход Е (от enable – давать возможность).

Вход Е часто выполняют инверсным, тогда при Е=0 ДШ работает как обычно, а при Е=1 на всех выходах устанавливаются неактивные уровни независимо от поступившего кода адреса.

На рис. 3.2, а показан вариант построения разрешающего входа, когда сигнал Е воздействует непосредственно на все дешифрирующие ЛЭ. Этот вариант требует увеличения на единицу числа входов у дешифрирующих ЛЭ, но не вносит дополнительной задержки.  На рис. 3.2, б показан другой вариант, основанный на том, что, как видно из рис. 3.1, б, в ДШ не найдется ни одного дешифрирующего ЛЭ, к которому любая переменная не была бы подключена или в своей прямой, или в инверсной форме. Поэтому если и в прямой, и в инверсной  тракты любой входной переменной поставить элементы 2И и завести на них сигнал Е, то при Е=0 будут заперты абсолютно все коньюнкторы, подключенные к выходам. Такой способ экономичен по оборудованию, но увеличивает задержку дешифратора.

Рис. 3.2. Разрешающий вход дешифратора.

На рис. 3.3 показана группа из пяти ДШ, соединенных в два каскада. Вся группа работает как дешифратор "1 из 32". Два старших разряда адреса А4 и А3 расшифровываются дешифратором "1 из 4" DC4, который по входам Е управляет четырьмя дешифраторами "1 из 8" второго каскада. Младшие разряды адреса А2, А1, А1 поступают на все ДШ второго каскада, но выбранным по входу Е оказывается лишь один из них. Ему и будут принадлежать единственный из всех 32 активный выход. Так при поступлении кода А4А3А2А1А0=01111 у DC4 активный сигнал ("0") появится на выходе Q1, и по входу Е будет выбран DC1. Остальным дешифраторам второго каскада работа запрещена. Разряды адреса А2А1А0=101 вызовут появление активного сигнала на выходе Q7 DC1, т.е. на выходе Q15 всего составного ДШ, что соответствует заданному адресу. Принцип используется при построении ДШ на много выходов из микросхем ДШ с меньшим числом выходов.

На рис. 3.4 показан двухкаскадный ДШ "1 из 16", второй каскад которого собран по схеме координатного или матричного ДШ. Разряды адреса разбиты на две группы.  

Рис. 3.3  Каскадное соединение дешифраторов

Каждая из которых независимо от другой расшифровывается своим дешифратором первого каскада DC1 и DC2. При любой комбинации значений входных переменных оказываются выбранными одна строка и один столбец сетки, в узлах которой расположены элементы 2И второй ступени. В результате каждый адресный набор возбуждает выход единственного соответствующего ему элемента 2И.

При использовании во второй ступени элементов 2И-НЕ выходы ДШ будут инверсными. Их можно сделать прямыми, построив координатную сетку на элементах 2ИЛИ-НЕ; тогда инверсными должны быть выходы дешифраторов первого каскада.

Делить разряды адреса между DC1 и DC2 нужно по возможности поровну: чем ближе прямоугольник второго каскада к квадрату, тем при том же числе выходных элементов 2И меньше сумма его строк и столбцов, т.е. меньше число выходов дешифраторов первого каскада. В качестве входа E всего двухкаскадного ДШ удобно использовать разрешающий вход одного из дешифраторов первого каскада. При этом запираются или все строки, или все столбцы.

Целесообразно сравнить три рассмотренных типа дешифраторов по величине задержки и аппаратным затратам. Задержка минимальна для линейного ДШ и в пределе может быть равна (23) в зависимости от числа ступеней инверторов-усилителей. При включении линейных ДШ в несколько каскадов задержки всех каскадов складываются. Чем больше выходов ДШ, тем большая доля оборудования сосредоточена в элементах И самого последнего каскада. Число ЛЭ предпоследнего каскада уже в несколько раз меньше, а предыдущих – тем более. Число элементов И последнего каскада ДШ любого типа всегда равно числу его выходов, поэтому в первом приближении аппаратные затраты ДШ различных типов соотносятся как аппаратные затраты их элементов И последнего каскада. Они и определяют основную разницу: у линейного ДШ число входов каждого элемента И последнего (и единственного) каскада равно числу адресных входов n, у каскадного оно зависит от способа разбиения на группы, однако оно всегда меньше n, но больше двух, у прямоугольного оно равно двум – минимально мозможному числу. Поэтому при большом числе выходов (сотни и более) прямоугольный ДШ – самый экономичный по оборудованию, чем и объясняется его широкое применение в БИС памяти. При уменьшении числа выходов до каскадных десятков экономичнее каскадные ДШ, а при малом числе выходов самым экономичным   (а к тому же и самым быстрым) оказывается линейный ДШ.

Приведенные оценки справедливы лишь для ДШ, построенных непосредственно из ЛЭ. При проектировании же блоков из готовых микросхем, когда затраты оборудования оцениваются не числом элементов, а числом корпусов, даже большие ДШ экономичнее строить по каскадному принципу, набирая их из микросхем небольших ДШ на 8 или 16 выходов.

Дешифраторы, выпускаемые в виде отдельных микросхем, имеют буквенное обозначние ИД. В сериях ТТЛ, в которых элементы И-НЕ наиболее технологичны, ДШ обычно имеют инверсные выходы. В КМОП-сериях, где элементы ИЛИ-НЕ не менее технологичны, чем И-НЕ, ДШ чаще имеют прямые выходы. Стремление полнее использовать выводы типовых DIP-корпусов определяет размеры ДШ, выпускаемых в виде средних интегральных схем (СИС). Обычно это дешифраторы “1 из 8”, ”1 из 10”, сдвоенный ”1 из 4”, а также ”1 из 16”, но уже в корпусе DIP24.

Часто в микросхемах ДШ делают несколько разрешающих входов, а разрешающей комбинацией является их конъюнкция. При этом удобно наращивать ДШ, используя каскадный принцип и строя первый каскад дешифрации не на отдельном специальном ДШ, а собирая его из конъюнкторов разрешающих входов. На рис. 3.5, а таким способом построен ДШ ”1 из 32” из четырех микросхем К555ИД7 ”1 из 8”. Каждая микросхема имеет по три разрешающих входа (два инверсных и один прямой). Разрешение существует лишь тогда, когда одновременно на инверсных входах ”нули”, а на прямом ”единица”.

В микросхему К555ИД4 входят два ДШ ”1 из 4” с общими адресными входами А1 и А0. Каждый ДШ имеет пару разрешающих  входов. У верхнего по схеме (рис. 3.5,б) ДШ два инверсных входа EQ1 и EQ2, у нижнего – один прямой – EP1, и один инверсный – EP2. Это позволяет, объединив EQ1 и EP1 и подав на эту пару третий разряд адреса А2, использовать эту микросхему как ДШ ”1 из 8”.

В микроэлектронике очень распространена тенденция выпускать микросхемы, способные выполнять несколько различных функций: это увеличивает спрос на микросхемы, а рост выпуска способствует снижению стоимости.

Рис. 3.5 Использование разрешающих входов микросхем дешифраторов

а) – на разрешающих входах построена первая ступень каскадного ДШ;

б) – универсальная микросхема дешифраторов 2x”1 из 4” и “1 из 8”.

 Разрешающие входы ДШ используются и при  размещении ДШ в адресном пространстве системы. На практике число адресатов, адреса которых дешифрируются ДШ, значительно меньше, чем адресное пространство, т.е. общее количество адресатов, которое может быть размещено в системе. Это число определяется разрядностью n шины адреса (ША) и равно Q = 2n.

Пример. На микросхеме К155ИД7 построить ДШ адресов B8HBFH в системе с n = 8.

Запишем начальный и конечный адреса диапазона в двоичном коде:

  A7A6A5A4A3   A2A1A0  

 А нач = B8H = 1  0   1   0   1     0   0  0 B

……………………………………

 A кон = BFH = 1  0   1   0   1     1   1  1 B

    Выбор ДШ      Выбор выхода ДШ

Нетрудно видеть, что старшие 5 разрядов адреса (одинаковые для всех 8 адресатов) определяют их положение в адресном пространстве. Следовательно, только при такой комбинации на входы ДШ  E1, E2, E3 должны быть поданы “1”, ”0”, ”0”, соответственно (Рис.3.8.).

Рис.3.8. Дешифратор адресов A8HAFH

 

2.2.2. Шифраторы

Шифратор выполняет функцию, обратную дешифратору. Классический шифратор имеет m входов и n выходов, и при подаче сигнала на один из входов (обязательно на один, и не более) на выходе появляется двоичный код номера возбужденного входа. Число входов и выходов такого шифратора связано соотношением m=2n. Шифратор можно использовать, например, для отображения в виде двоичного кода номера нажатой кнопки или положения многозначного переключателя.

2.2.3. Преобразование произвольных кодов.

 Если закон работы преобразователя не описывается каким – либо достаточно понятным правилом, как, например, работа дешифратора или шифратора, то единственной практически приемлемой формой задания  преобразователя становится таблица. В общем случае при n входах и k выходах преобразователя соотношения между n и k могут быть любыми: n=k, n >k, n<k.

 Преобразователи кодов (ПК) можно разделить на два типа: с невесовым преобразованием; с весовым преобразованием  кодов. Примером ПК первого типа являются преобразователи двоично-десятичного кода в код семисегментного индикатора десятичных цифр. ПК второго типа используются, как  правило, для преобразования числовой информации. Их иногда называют трансляторами кодов.

 В виде законченных интегральных схем ПК обычно не выпускаются. При необходимости их строят  на россыпи ЛЭ, или на ПЗУ, или на ПЛМ (см. ниже).

Коммутаторы.

2.2.4 Мультиплексоры.

 Мультиплексор – это функциональный узел, осуществляющий подключение

( коммутацию ) одного из нескольких входов данных к выходу. С помощью мульти-плексора выполняется временное разделение информации, поступающей по разным каналам.

 Мультиплексоры обладают двумя группами входов и одним, реже двумя – взаимодополняющими выходами. Одни входы информационные, а другие служат для управления. К ним относятся адресные и разрешающие (стробирующие)  входы. Если мультиплексор имеет n адресных входов, то  число информационных входов будет 2 n. Набор сигналов на адресных входах определяет конкретный информационный вход, который  будет соединен в выходным выводом.

Разрешающий  (стробирующий ) вход управляет одновременно  всеми информационными  входами независимо от состояния адресных входов.

Запрещающий  сигнал на этом входе блокирует действие всего устройства.

Наличие разрешающего входа расширяет функциональные возможности мультиплексора, позволяя синхронизировать его работу с работой других узлов.

Этот  вход  используется также для наращивания разрядности мультиплексора.

 На рис 3.8 показаны схема и  условное обозначение мультиплексора К555КП7.

Рис.3.8. Схема а) и  условное обозначение  б) мультиплексора К555КП7.

Структура этой микросхемы описывается следующими уравнением:

 По функциональным возможностям мультиплексоры являются очень гибкими устройствами и помимо прямого  назначения  могут выполнять и другие функции.

 Из (3.1) при Е=0 следует, что это СДНФ функции У1  переменных А2, А1 и А0, если х i  как конкретное значение  у i  на соотвествующем наборе  перемене А2, А1 и А0.

В таблице 3.1 приведены функции: У1=f1 (А, В, С) и У2=f2(А, В, С, D).

A

B

C

Y1

A

B

C

D

Y2

0

0

0

0

0

0

0

0

0

1

0

0

0

0

1

0

0

0

0

0

1

1

1

1

0

1

0

0

0

1

0

1

0

1

1

1

0

1

1

0

1

1

0

1

1

1

1

0

1

0

0

0

0

1

0

0

1

1

1

0

1

0

1

1

0

1

1

0

1

1

0

0

0

1

1

0

1

0

1

1

1

0

1

1

1

1

1

0

 На рис. 3.9,а  показана реализация на мультиплексоре  функции У1.  В этом   случае  х i  равно “0” и “1” для соответствующего набора в табл. 3.1.

На рис. 3.9,б показана реализация функции У2, где  х i  равно 0, 1, D или не D.

Рис.3.9. Схемы реализации произвольных логических функций на мультиплексорах.

У мультиплексоров, выпускаемых в виде ИС, число информационных входов не превышает шестнадцати. Большее число входов обеспечивается путем наращивания. На рис. 3.10, а  показано условное обозначение мультиплексора К155КП1 на 16 входов. На рис. 3.10, б показана схема мультиплексора на 32 входа, построенная на двух микросхемах К155КП1.

Рис.3.10. Мультиплексор К155КП1 а) и 32-входовой мультиплексор б)

Демультиплексоры.

Демультиплексор – это функциональный узел, осуществляющий коммутацию информации с одного входа на один из нескольких выходов. Демультиплексоры в виде самостоятельных ИС не изготавливаются, т.к. их функции могут выполняться  дешифратором, имеющим хотя бы один вход разрешения, который  используется как информационный вход.

 Если информационные входы и  выходы обоих коммутаторов представляют линии, то  такие коммутаторы называют линейными. Если же входы и выходы – шины, то получим  шинные  мультиплексоры  и  демультиплексоры.

Арифметические устройства.

 Комбинационные устройства, которые рассматривались до сих пор, выполняют логические функции. Входные и выходные сигналы высокого и низкого уровня оцениваются соответственно как логическая “1” и логический “0”.

 Дискретная техника оперирует и другим классом устройств, назначение которых состоит в выполнении арифметических действий с двоичными числами.

 Особенность арифметических устройств  состоит  в том, что сигналам приписываются не логические, а арифметические значения 1 и 0 и действия над  ними подчиняются законам двоичной арифметики. Для описания их работы также удобно пользоваться таблицами истинности.

 Важнейшая из арифметических операций – сложение (суммирование). Помимо прямого назначения она используется и при других операциях: вычитание – это сложение, в котором вычитаемое вводится  в обратном или дополнительном коде, а умножение и деление – это последовательное сложение и вычитание. К арифметическим устройствам относят также узлы, выполняющие специальные операции, как то: сравнение двух чисел и выявление четности заданных чисел (определение паритета ).

Сумматоры.

 Простейшим суммирующим элементом  является полусумматор. Он имеет два входа А и В и два выхода: S (cумма ) и P (перенос) (рис. 3.11,а).

Рис. 3.11. Суммирующие элементы

Обозначением полусумматора  служат буквы НS (Нalf Sum). Его работа описывается уравнениями

 Процедуру сложения двух  n – разрядных двоичных чисел можно представить следующим образом. Сложение цифр А0 и В0 младшего разряда дает  бит суммы S0 и бит переноса P1. В следующем разряде производится  сложение цифр А1, В1, и Р1, которое формирует бит суммы S1 и перенос Р2.

 Полный одноразрядный сумматор  имеет три входа  (рис.3.11,б): два для слагаемых А и В и один для сигнала переноса с предыдущего разряда.

 На рис. 3.12 показана схема, поясняющая принцип действия n- разрядного сумматора с последовательным переносом. Число сумматоров здесь равно числу разрядов. Выход переноса Р каждого сумматора соединен со входом переноса следующего, более старшего разряда. На входе переноса сумматора младших разрядов установлен “0”, так как сигнал переноса сюда не поступает.

Рис. 3.12  Сумматор с последовательным переносом.

Слагаемые А i  и  Bi  складываются во всех разрядах одновременно, а перенос Р поступает с окончанием операции сложения в предыдущем разряде.

 Быстродействие многоразрядных сумматоров подобного вида ограничено задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно по всей схеме.

 Время переноса можно уменьшить, вводя параллельный перенос, для чего применяют специальные узлы – блоки ускоренного переноса. Они имеют достаточно сложную схему даже для  n = 4  и с увеличением числа разрядов сложность настолько возрастает, что изготовление их становится нецелесообразно.

  В виде отдельных микросхем выпускаются одноразрядные, двухразрядные и четырехразрядные сумматоры. В семействе ТТЛ это микросхемы соответственно К155ИМ1, ИМ2 и ИМ3.

Цифровые компараторы.   

Цифровые компараторы (от compare - сравнивать) выполняют сравнение двух чисел, заданных в двоичном (двоично-десятичном) коде.

Простейшие компараторы формируют на выходе однобитовый сигнал равенства – “1” или неравенства - “0” двух чисел. Более сложные  компараторы в случае неравенства  определяют, которое из чисел больше.

Пример. Построить на ЛЭ схему сравнения на равенство двух 8-разрядных чисел.

Особенность задачи в том, что для ее решения практически невозможно построить таблицу: число строк в ней будет 2(8+8) = 65536. Подобные задачи решают иначе – методом декомпозиции задачи -  разбиения ее на более мелкие подзадачи. В нашем случае: два числа равны, если попарно равны их одноименные разряды. Структурная схема компаратора показана на рис. 3.13, а. Известно, что функция равенства двух аргументов – это инверсия их суммы по модулю 2. Чтобы исключить из проектируемой схемы 8 инверторов воспользуемся соотношением:

  Рис. 3.13  Узел сравнения на равенство.

 

Это решение показано на рис. 3.13,б. Оно учитывает, что в семействах ЛЭ нет элемента 8ИЛИ - НЕ, а есть только 4ИЛИ – НЕ.

 Примером компаратора, определяющего знак неравенства, может служить 4-разрядная микросхема К555СП1. Она имеет три выхода: ”A>B”, “А=В” и “A<B”, и  в зависимости от соотношения А и В активный уровень появляется на одном из этих выходов. Входы “>”,”<”,”=” служат для наращивания разрядности.

   Рис.3.14  Компаратор К555СП1.

 

Контроль четности

На передаваемые по линии связи или хранимые в памяти данные воздействуют различные помехи, которые могут исказить эти данные. Простейшим способом удостовериться, что данные искажены ошибкой, служит введение контроля по четности (parity check). В его основе лежит операция сложения по модулю 2 всех двоичных разрядов контролируемого слова. Если число единиц в слове четное, то сумма по модулю 2 его разрядов будет  “0”, если нечетное то “1”. Признаком четности называют инверсию этой суммы.

Реализация этого метода осуществляется с помощью специальных схем контроля четности, которые выпускаются в микросхемном исполнении.

 На основе информации на выходе передающего устройства такая схема формирует дополнительный бит (1 или 0), так называемый паритетный или контрольный бит (parity bit), который добавляется к выходной информации. Назначение этого бита - доводить число единиц в каждом передаваемом слове до четного или не четного в зависимости от принятой системы кодирования. При всех передачах информации, включая запись в память, контрольный бит передается вместе с n-разрядным словом.

На приемном конце линии или после чтения из памяти от полученного  (n+1)-разрядного слова снова берется свертка его четности. Если паритет поступившего слова правилен, разрешается прием. Если нет, то или в передаваемом слове, или в контрольном разряде при передаче или хранении произошла ошибка. Столь простой контроль не позволяет исправить ошибку, но он дает возможность при обнаружении ошибки исключить неверные данные, затребовать повторную передачу и т.д.

На практике чаще используется нечетный паритет. Контроль нечетности позволяет фиксировать полное пропадание информации, т.к. слово из одних нулей  (включая контрольный бит) противоречит нечетному паритету.

Конроль по четности основан на том, что одиночная ошибка  ( безразлично пропадание еденици или появление лишней ) инвертирует бит паритета. Однако две ошибки проинвертируют его дважды, поэтому двойную ошибку контроль по четности не обнаруживает. Очевидно, что контроль по четности обнаруживает все нечетные ошибки и не реагирует на любые четные. Пропуск четных ошибок - это следствие предельно малой избыточности контроля, равной всего одному разряду. Для более глубокого контроля требуется соответственно и большая избыточность.  

Если ошибки взаимно независимы, то из необнаруживаемых чаще всего будет встречаться двойная ошибка. При вероятности одиночной ошибки равной q, вероятность двойной будет q2. Поскольку в цифровых устройствах q<<1, не обнаруженные двойные ошибки встречаются значительно реже, чем обнаруженные одиночные. Поэтому даже при таком простом контроле качество работы устройства существенно возростает. В ответственных случаях для выявления и коррекции ошибок применяют специальные методы кодирования.

 

Постоянные запоминающие устройства.

Постоянные запоминающие устройства (ПЗУ) применяются для хранения неизменных программ и таблиц данных. Международное обозначение ПЗУ - ROM (Read Only Memory) - память только для считывания.

При массовом выпуске систем ПЗУ для них целесообразно програмировать в процессе их изготовления. Это так называемые “масочные” ПЗУ. Для применения в разрабатываемых системах и малосерийном производстве более удобны программируемые ПЗУ (ППЗУ), информацию в которые заносит сам пользователь с помощью специального устройства - программатора. При разработке какой-либо системы можно быстро изменить программу, если в ней были обнаружены ошибки, и занести ее  новое ПЗУ. К сожалению, исходное ПЗУ при этом оказывается непригодным для дальнейшего использования, т.к. записанную в него (“проженную”) программу исправить невозможно. Чтобы не выбрасывать ПЗУ после каждого изменения в программе, было разработано стираемое ПЗУ (СППЗУ), в котором для стирания записанной информации используется интенсивное ультрафиалетовое (УФ) излучение. Существуют электрически программируемые ПЗУ (ЭППЗУ) с записью и стиранием информации с помощью электрических сигналов. К ним относятся появившиеся в последние годы ФЛЭШ ПЗУ (от англ. FLASH - вспышка, мгновение), которые можно перепрограммировать непосредственно в самой системе.

Параметры ПЗУ.

 Основным параметром микросхемы ПЗУ является организация, которая указывается в виде произведения двух сомножителей m х p, где m - количество ячеек, а p - разрядность ячейки. Этот параметр более информативный, чем объем ПЗУ в битах. Очевидно, с точки зрения разработчика БИС ПЗУ с организацией, например, 1Kх16, 2Kх8, 4Kх4, 16Kх1 - это совершенно разные схемы, хотя объем каждой из этих БИС 16K бит. Количество ячеек ПЗУ - m определяет количество адресных линий - n : m=2n или n=log2m. У перечисленных выше БИС число адресных линий соответственно будет: 10, 11, 12, 14.

Быстродействие ПЗУ определяется временем выборки, т.е. временем с момента подачи адреса до момента появления на выходе БИС достоверной информации из ячейки, адрес которой подан на адресные входы. Время выборки современных БИС ПЗУ от десятков до сотен наносекунд.

Потребляемая мощность БИС ПЗУ составляет десятки - сотни милливатт.

Выходные линии данных БИС при отсутствии разрешающего сигнала на входе OE  (Output Enable) находятся в третьем состоянии, т.е. отключены  от  шины  данных.

  1.  Построение блоков памяти на БИС ПЗУ.

 При проектировании вычислительных систем могут возникнуть различные ситуации в зависимости от требуемой организации блока ПЗУ системы и имеющихся в наличии БИС ПЗУ.

Обозначим через M х P организацию блока, а организацию БИС через m х p. Тогда три возможные ситуации можно описать так:

  1.  M<=m, P<=p;
  2.  M<m, P<=p;
  3.  M>p, P>p;

 В первом случае блок состоит из одной БИС и единственная задача при этом - разместить блок ПЗУ в заданом месте адресного пространства системы.

 Пример 3.1. Построить блок ПЗУ с организацией 2K*8 и начальным адресом Aнач = = 0000H на БИС ПЗУ 2K*8 для системы с 16 разрядной шиной адреса (n=16).

Для облегчения построения логики выбора блока напишем в двоичной системе счисления  начальный Aнач  и  конечный Aкон  адреса блока:

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Aнач.

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0000H

Aкон.

0

0

0

0

0

1

1

1

1

1

1

1

1

1

1

1

07FFH

Очевидно старшие пять разрядов адреса A15-A11 являются одинаковыми для всех 2048 ячеек блока. Они и определяют место блока в адресном пространстве. При n = 16 адресное пространство равно 64K и блок с организацией 2K х 8 может быть размещен в нем на 32 различных местах. Кроме пяти старших разрядов адреса логика выбора должна контролировать сигнал чтения памяти MR (Memory Read) на шине управления. Активный уровень этого сигнала “0”.

 Одна из возможных схем для этого случая показана на рис. 3.15, а.

 Пример 3.2 Построить блок ПЗУ с организацией 16K*8 и Aнач = 8000H на БИС ПЗУ 2K*8  всистеме с n = 16.

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

Aнач.

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

8000H

Aкон.

1

0

1

1

0

1

1

1

1

1

1

1

1

1

1

1

BFFFH

В этом случае блок можно разместить четырьмя различными способами и его место определяется разрядами A15 и A14.

Очевидно блок будет состоять из 8 БИС 2K х 8 и для того, чтобы обратиться к конкретной ячейке надо обеспечить выбор блока разрядами A15, A14, выбор одной из восьми БИС разрядами A13, A12, A11 и наконец выбор ячейки в выбраной БИС разрядами A10, A9, …, A0.

Одна из возможных схем для этого случая показана на рис. 3.16.

Рис.3.15. Блок ПЗУ для примера 3.1.

Рис.3.16. Блок ПЗУ для примера 3.2.

 Пример 3.3 Построить блок ПЗУ с организацией 8K*16 и Aнач = C000H на БИС ПЗУ 2K*8 в системе с n = 16.

В этом случае сначала строится секция (страница) блока с рарядностью равной размерности блока и количеством ячеек равным количеству ячеек БИС ПЗУ, т.е. 2K*16 из двух 2K*8. После этого задача решается как в примере 3.2, если рассматривать страницу как новую БИС.

  1.  Применение ПЗУ для реализации  произвольных логических функций. 

Одно из интересных применений ПЗУ - реализация произвольных логических функций . Для этого входные переменные подаются на адресные входы , а в соответствующие ячейки ПЗУ записываются  значения функций . Так на ПЗУ с организацией 2K*8 можно реализовать восемь функций от десяти и менее аргументов , причем не требуется минимизировать функции . Сводная таблица истинности заданных функций и является картой заполнения ПЗУ .

Использовать ПЗУ целесообразно , когда преобразованию подлежат почти все комбинации входных переменных , а общее число переменных больше шести - восьми . Если в заданных для реализации функциях используется сравнительно малая доля всех возможных входных комбинаций , то рациональнее применять программируемые логические матрицы (ПЛМ) .

Программируемые логические матрицы.

ПЛМ имеет n входов , k элементов “И” , каждый из которых имеет 2n входов , которыми он связан с линиями входных сигналов и их инверсий. В линии связи включены специальные перемычки , которые можно выборочно разрушать (“пережигать”) . Таким образом могут быть получены k конъюнкций входных переменных или их инверсий . Каждая конъюнкция может быть подана на входы m элементов “ИЛИ” , выходы которых подключены к управляемым инверторам , т. е. элементам , которые , по желанию пользователя, могут или инвертировать входной сигнал , или повторять его . Выходы этих элементов являются выходами самой ПЛМ . Элементы “ИЛИ” , так же  имеют на входах выжигаемые перемычки .

Порядок подготовки функций к реализации на ПЛМ следующий :

для всех функций получают минимальные ДНФ и вычисляются все  конъюнкции , входящие в состав ДНФ всех функций ;

программируется слой элементов “И” , т.е. получаются все необходимые конъюнкции ;

программируется слой  “ИЛИ” , т.е. набираются все ДНФ , при этом если значение функции равно “0” на меньшем половины числе входных комбинаций , выгоднее реализовать инверсию функции , а затем инвертировать ее с помощью выходного управляемого инвертора .

Типичный диапазон числа входов ПЛМ - 8-16 , различных конъюнкций -24- 96 , выходов -4-12 . Примером ПЛМ является микросхема К556РТ1 с n=16 , k=48 , m=8 совместимая по питанию и сигналам с ТТЛ сериями .  


Последовательностные схемы 

Последовательностные схемы или цифровые автоматы (ЦА) с памятью составляют другой, более сложный класс преобразователей дискретной информации. В отличие от КС они имеют некоторое конечное число различных внутренних состояний. Выходные сигналы ЦА в данном такте определяются в общем случае входными сигналами, поступившими на вход ЦА в этом такте, и внутренним состоянием автомата, которое явилось результатом воздействия на автомат входных сигналов в предыдущие такты.

Комбинация входных сигналов и текущего состояния ЦА в данном такте определяет не только выходные сигналы, но и то состояние, в которое автомат перейдет к началу следующего такта.

Функции перехода и выходов могут задаваться в форме таблиц или с помощью графов. При задании в виде графов состояния автомата представляют вершинами, а переходы из состояния в состояние – дугами. На дугах указываются значения входных сигналов, вызывающих соответствующие переходы.

Примерами простейших конечных ЦА являются триггеры .

 Триггеры

4.1.1 RS-триггер

Триггером (Т) называют логическую схему с положительной обратной связью, имеющую два устойчивых состояния, которые называются единичным и нулевым и обозначаются 1 и 0. Перевод триггера в единичное состояние путем воздействия на его входы называют установкой (set) триггера, а устанавливающий сигнал и вход, на который он воздействует, обозначают S (от set). Перевод триггера в нулевое состояние называют сбросом (reset), а соответствующий сигнал и вход обозначают R.

Схема простейшего триггера (рис.4.1,а) получается, если включить кольцом два элемента И-НЕ. Такой триггер имеет два входа R и S, два выхода Q и  называется RS-триггером. Его обозначение на функциональных схемах показано на рис. 4.1, б.

а)     б)     в)

Рис.4.1. RS-триггер на элементах И-НЕ

Пока на обоих управляющих входах R и S уровни сигналов не активны, в данном случае R=S=1, триггер находится в каком-либо одном из двух устойчивых состояний. Если значение сигнала на выходе Q равно 1, то, как видно из схемы, этот единичный сигнал, поступая по цепи обратной связи на вход элемента 2, вызывает появление на выходе  сигнала с нулевым уровнем. В свою очередь нулевой уровень выхода , поступая на вход элемента 1, поддерживает Q в состоянии 1. Иначе говоря, при входных сигналах R и S, равных 1, появившаяся по любой причине на выходе Q единица по цепи обратной связи будет сама себя поддерживать сколь угодно долго. Когда на прямом выходе Q сигнал равен 1, говорят, что триггер находится в состоянии 1 или что он установлен.

В силу симметрии схемы она будет столь же устойчива в своем противоположном - нулевом состоянии, когда Q =0, а  =1. В этом случае говорят, что триггер сброшен. Режим RS-триггера, когда оба управляющих сигнала R и S неактивны, называют режимом хранения.

На рис. 4.1,в показана временная диаграмма переходных процессов в схеме при подаче на нее управляющих сигналов. Исходное состояние триггера - нулевое, на его входы поступают по очереди сначала сигнал S, затем, после его окончания - сигнал R. 

Из диаграммы видно, что после окончания входного  сигнала триггер способен сохранять свое новое состояние также сколь угодно долго. Говорят, что триггер запоминает входной сигнал. Это специфическое и очень важное свойство триггера, отличающее его от всех рассмотренных ранее схем, не имевших обратных связей: после исчезновения входного сигнала выходной сигнал в тех схемах также исчезал.

Если на входы R и S подать одновременно нулевые  сигналы, то на обоих выходах Q и  появятся единицы . Если теперь одновременно снять нули со входов R и S, то оба элемента начнут переключаться в нулевое состояние, каждый стремясь при этом оставить своего партнера в состоянии 1. Какой элемент одержит в этом поединке победу, будет зависеть от скоростей переходных процессов и ряда других неизвестных заранее факторов. Для разработчика схемы результирующее состояние триггера оказывается неопределенным, неуправляемым. Поэтому комбинация R=S=0 считается запрещенной, и в обычных условиях ее не используют. Такую комбинацию  допустимо применять, лишь когда обеспечено не одновременное,  а строго поочередное снятие R и S-сигналов.

Основное назначение триггеров в цифровых схемах - хранить выработанные логическими схемами результаты. Для отсечения еще не установившихся, искаженных переходными процессами результатов между выходом логической схемы и входом триггера можно включить конъюнкторы, управляемые синхросигналом . Это решение оказалось очень эффективным, быстро стало типовым и побудило изготовителей триггеров ввести конъюнкторы  в состав триггера. Так появились синхронные триггеры, которые переключаются в состояние, предписываемое управляющими входами, лишь по сигналу синхронизации, поступающему на вход С триггера.

   а)      б)

Рис. 4.2. Синхронный RS-триггер

Схема простейшего синхронного RS-триггера показана на рис.4.2,а. При С=0 триггер 3-4 отключен от управляющих S и R входов и находится в режиме хранения ранее полученной информации. При С=1 схема функционирует как обычный RS-триггер. Условное изображение синхронного RS-триггера показано на рис.4.2,б. Синхровход С может в принципе иметь и активный низкий уровень; в этом случае он, как обычно, помечается кружочком.  Характерной особенностью схемы является то, что в течение всего отрезка времени, когда синхросигнал равен 1, как сами потенциалы на управляющих S и R входах, так и любые их изменения тут же передаются на выход.

О такой схеме можно сказать, что она прозрачна по S - и R - входам при C=1. Не все схемы синхронных триггеров обладают этим свойством.

4.1.2. D - триггер типа «защелка»

D-триггером называют синхронный триггер, имеющий два входа: вход данных D и вход синхронизации С. Этот тип триггера исключительно широко используется в цифровых устройствах. Другие его названия: прозрачная защелка (transparent latch), D-триггер, управляемый уровнем синхросигнала. D-триггер переключается только по сигналу на С-входе и притом в состояние, предписываемое D-входом.  Условное обозначение D-триггера показано на рис. 4.3, а.

а)      б)

Рис.4.3.  D – триггер

На рис. 4.3, б показан универсальный способ построения D-триггера из синхронного RS-триггера: с помощью инвертора 1 однофазный вход данных D превращается в парафазный и подается на  S- и  R -входы.

 Изменения D-входа при С= 0 никак не влияют на состояние выхода Q: триггер заперт по С-входу и находится в режиме хранения. Фронт С-сигнала вызывает переключение триггера в то состояние, которое было к этому моменту на входе D. При С=1 защелка прозрачна: любое изменение D-входа вызывает изменение выхода Q. По спаду  синхросигнала триггер – защелка  фиксирует на выходе то состояние, которое было на D-входе непосредственно перед этим моментом. Следующее изменение Q будет возможно только по фронту следующего синхроимпульса. Если на С-вход подать постоянный единичный уровень, то свойство запоминания у защелки проявляться никак не будет и она будет выполнять функции обычного буферного усилителя мощности в тракте передачи  данных.

Чтобы процесс фиксации состояния D-входа прошел без сбоев, т. е. был бы однозначно предсказуемым, переходной процесс в схеме защелки, вызванный срезом С-сигнала, не должен накладываться на переходной процесс, вызванный переключением D-входа. Это значит, что всякие изменения состояния D-входа должны прекратиться за некоторое время до среза С-сигнала, называемое временем подготовки (setup time), и могут снова начинаться после среза С-сигнала не ранее чем через время выдержки (удержания) (hold time).

Необходимость введения и нормирования интервалов подготовки и выдержки характерна не только для защелки, но и для всех функциональных узлов, имеющих вход синхронизации. Кроме того, для защелки, как и для любого синхронного узла, существует минимально допустимая длительность синхроимпульса, обеспечивающая отсутствие сбоев из-за наложения переходных процессов от фронта и среза этого импульса.

Для триггеров-защелок, выпускаемых в виде микросхем, временные характеристики приводятся в справочниках. Примерами выпускаемых промышленностью D-триггеров-защелок могут служить интегральные микросхемы (ИМС) К155ТМ5, К155ТМ7, К561ТМЗ, которые содержат по четыре триггера с объединенными С-входами.

4.1.3. Двухступенчатые триггеры

На рис. 4.4, а показана схема, состоящая из двух последовательно включенных синхронных RS-триггеров, первый из которых называется ведущим или М-триггером (от master - хозяин), а второй—ведомым или S-триггером (от slave - раб). Благодаря общему синхросигналу С вся схема функционирует как единое целое и называется двухступенчатым или MS-триггером . Из временной диаграммы (рис. 4.4, б) видно, что информация, задаваемая уровнями на входах S и R, по фронту С-сигнала принимается в М-триггер, но в течение всего •времени, пока С-сигнал равен 1, не проходит в S-триггер, поскольку его входные конъюнкторы 5 и 6 в это время перекрыты инверсией С-сигнала. Они откроются лишь при С==1, т.е. на спаде С-сигнала, и только тогда S-триггер примет состояние М-триггера. Сказанное иллюстрирует очень важное отличие MS-триггера от триггера-защелки: MS-триггер, собранный по схеме рис.4.4,а, непрозрачен по управляющим R и S входам ни при С=0, ни при С=1. Каждая ступень его сама по себе прозрачна, но включены ступени последовательно, и какая-нибудь одна из них всегда оказывается запертой - или синхросигналом, или его отсутствием. Таким образом, в этом MS-триггере при С=1 (и тем более при С=0) никакое изменение на управляющем входе не может само по себе, без переключения С-сигнала, проникнуть на выход. Триггер может изменить состояние выхода только по спаду С-сигнала. В зарубежной литературе непрозрачные триггеры называют flip-flop в отличие от прозрачных D-триггеров, за которыми укрепился термин  latch.

  а)      б)

Рис. 4.4; Двухступенчатый  RS-триггер

Управляющие S- и R-сигналы могут обновляться по спаду того же синхроимпульса, который управляет триггером, и триггер при этом всегда будет воспринимать лишь предыдущее, еще не обновленное состояние S и R сигналов. На этом свойстве держится вся идеология однофазной синхронизации.

Свойство непрозрачности MS-триггера использовано для построения широко применяемого JK-триггера, схема которого показана на рис.4.5,а

Рис.4.5.  JK – триггер

JK-триггер-это непрозрачный триггер, выходы которого петлями обратных связей накрест заведены на входные конъюнкторы 1 и 2. Внешние входы самого триггера при этом принято называть уже не S и R, а  J и К.

При J= K=0  С-сигнал не может открыть входные элементы 1 и 2, и триггер находится в режиме хранения. При J=1, К=0 синхросигналом может быть открыт лишь элемент 1 и только при условии, что перед поступлением С-сигнала на выходе триггера был 0 (Q=0). Тогда по спаду  синхросигнала триггер переключится в «1». Если же триггер до синхросигнала был в «1», то он так и останется в «1». Таким образом, J-вход выполняет функции синхронизированного S-входа. В силу симметрии схемы легко показать, что K-вход выполняет функции синхронизированного R-входа, переводя триггер в «0». Таким образом, при разных уровнях на J- и К-входах JK-триггер ведет себя как синхронный непрозрачный  RS-триггер.

Существенно отличным от RS-триггера является поведение JK-триггера при J=K=1. Для RS-триггера такое сотояние входов запрещено. Диаграмма работы JK-триггера в этом режиме показана на рис. 4.5,б. При любом  состоянии триггера сигналы обратной связи открывают для С-сигнала именно тот входной конъюнктор, пройдя через который, С-сигнал переведет триггер в противоположное состояние. Таким образом, при J=K=1 по спаду каждого С-сигнала JK-триггер меняет состояние своих выходов на противоположное. Это так называемый счетный режим, или Т-режим работы триггера (от toggleкувыркаться).

Кратко функционирование JK-триггера описывается табл. 4.1. Новым символом в таблице является символ спада синхроимпульса, который изображается направленной вниз стрелкой. Таблица отражает тот факт, что для JK-триггера переключающей сущностью синхроимпульса является не уровень его, а перепад уровня.

Таблица 4.1.

Режим

С

Jt

Kt

Qt+1

Хранение

X

0

0

Сброс

0

1

0

Установка

1

0

1

Инверсия предыдущего состояния

1

1

Схема, близкая к показанной на рис. 4.5, а, лежит в основе триггера К155ТВ1. Эта микросхема имеет тройные конъюнктивные входы J и K, т.е. сам двухступенчатый триггер получает J или K сигнал лишь при совпадении единиц на всех трех J или K входах микросхемы. Условное обозначение двухступенчатого JK триггера, имеющего тройные входы, показано на рис. 4.5, в. Две буквы Т указывают на наличие двух ступеней. Вход С, реагирующий не на уровень потенциала С, а на его отрицательный перепад, выделен специальным значком. Вход, реагирующий именно на перепад, иногда называют динамическим.

4.1.4. Асинхронные входы триггеров

Непрозрачные триггеры кроме штатных входов - синхровхода С и управляющих входов D, J, K часто дополняют независимыми от них R и S входами. При этом схема строится так, что R и S входы имеют приоритет в своем воздействии на триггер по отношению к штатным входам, т. е. R или S входы устанавливают диктуемое ими состояние триггера независимо от сигналов, поступающих в это время на штатные входы, в том числе и на вход С. Поэтому такие R и S входы называют асинхронными. По окончании асинхронного сигнала установленное им состояние сохраняется вплоть до очередного активного фронта С-сигнала. По этому фронту триггер сработает уже в соответствии с этим установленным состоянием и с действующими в данный момент уровнями на штатных управляющих входах. Как правило, асинхронные входы имеют активный низкий уровень.

4.2. Регистры

4.2.1. Параллельные регистры  

Параллельные регистры - это устройства, предназначенные для записи, хранения и выдачи информации, представленной в виде двоичных кодов. Для хранения каждого двоичного разряда в регистре используется одна триггерная ячейка.

Для запоминания многоразрядных слов необходимое число триггеров объединяют вместе и рассматривают как единый функциональный узел-регистр. Если регистр построен на триггерах-защелках, то его называют регистр-защелка. Типовыми внешними связями регистра являются информационные входы D;, вход сигнала записи (или загрузки) С, вход гашения R, выходы триггеров Q. В упрощенном варианте регистр может не иметь входа гашения и инверсных выходов.

На рис. 4.6 показана схема четырехразрядного регистра, выполненного на ИМС  К155ТМ5  и  К155ЛИ1.

При подаче управляющего сигнала у1=1 информация по входам X1—Х4 записывается одновременно в соответствующие разряды четырех D-триггеров. При y1=y2=0 информация  хранится  в  регистре  памяти, а  при y2=1 происходит параллельное  считывание  информации.

Рис.4.6.  Четырехразрядный параллельный регистр

Условным изображением регистра по рис. 4.7, а пользуются тогда, когда на схеме необходимо показать каждый вход и выход данных. Если же тракт данных рассматривается как единое, укрупненное понятие - шина данных, то пользуются обозначением, показанным на рис 4.7, б.

 а)       б)

Рис. 4.7. Условное обозначение регистра

Выпускаемые промышленностью регистры иногда объединяют на кристалле микросхемы с другими узлами, в паре с которыми регистры часто используются в схемах цифровой аппаратуры. Пример такого комплексного узла - микросхема многорежимного буферного регистра (МБР) К589ИР12, основу которой составляет 8-разрядный регистр-защелка с входами DOD7, С, R и восемью выходами Q0—Q7, снабженными усилителями мощности (буферами) с тремя состояниями выхода. Кроме того, в состав микросхемы входят несколько элементов управления. Усилители с тремя состояниями выхода имеет и 4-разрядный регистр К155ИР15, построенный на непрозрачных триггерах без свойств захвата или проницаемости, т. е. управляемых строго фронтом.

4.2.2. Регистровая память 

Существуют микросхемы, в которых регистр объединен с входным мультиплексором, позволяющим принимать входные данные с двух и более направлений, выбираемых сигналами на адресных входах микросхемы. Объединяют регистр и с выходным демультиплексором, позволяющим передавать содержимое регистра на различные направления.

Сразу несколько регистров содержат микросхемы регистровой памяти (register memory, register file, сверхоперативная память). Входы Di регистров подключены к общей входной шине данных (data in). Вход загрузки требуемого регистра выбирается дешифратором записи на основании поступающего на его вход адреса записи (write address), т. е. кода номера загружаемого регистра. Запись данных, присутствующих на шине, происходит в момент поступления сигнала разрешения записи (write enable).

Выходы регистров мультиплексором подключаются к выходной шине (data out). Номер регистра, с которого происходит чтение, определяет код адреса чтения (read address). Выдачу данных разрешает сигнал разрешения чтения (read enable).

Поскольку дешифрация адреса записи и адреса чтения производится двумя независимыми узлами, имеющими автономные адресные входы, регистровая память может одновременно записывать число в один из регистров и читать число из другого.

Микросхемы регистровой памяти легко наращиваются по разрядности и допускают наращивание по числу регистров. Они разработаны для построения блоков регистров общего назначения (РОН) и других специализированных блоков памяти небольшого объема, предназначенных для временного хранения исходных данных и промежуточных результатов в цифровом устройстве.

По мере увеличения числа регистров памяти разработчики отказываются от независимой адресации регистров при записи и чтении. Остается лишь один комплект адресных входов и один дешифратор адреса, которые используются и при записи, и при считывании. Такую схему регистровой памятью уже не называют. По ЕСКД она обозначается RAM (random access memory, т. е. память с произвольным доступом). Используются также термины: запоминающее устройство с произвольной выборкой (ЗУПВ), оперативное запоминающее устройство (ОЗУ), оперативная память, а иногда - просто память. В микросхемах ЗУПВ ввод и вывод данных при записи и чтении могут осуществляться через одни и те же выводы корпуса за счет использования в тракте считывания элементов с тремя состояниями выхода или с открытым коллектором. Режимы работы микросхемы запись, чтение и хранение задаются комбинациями сигналов на ее входах управления. Если для ввода данных при записи и вывода их при чтении используются различные выводы корпуса (входы Di и выходы Qi), то режим хранения может быть совмещен с режимом чтения.

Микросхемы ОЗУ малой емкости часто выпускаются в составе распространенных серий. Они имеют входы адреса Аj, входы данных Di ; вход режима W/R: запись или чтение; выходы данных Qi; вход (или несколько конъюнктивных входов) разрешения Е, чаще называемый выбор кристалла ВК, выбор микросхемы ВМ или CS (chip select). Такую микросхему можно рассматривать как группу регистров, дешифратор для их выборки, цепи записи в регистры и считывания с них. Примерами подобных ИМС могут служить К155РУ2 емкостью 16х4 (16 слов по 4 разряда),  К537РУ8 – 2Кх 8. Такие ОЗУ принято называть статическими. Наращивание разрядности и числа хранимых слов производится, как и в случае ПЗУ.

Микросхемы ЗУПВ большей емкости выпускают уже в составе определенных серий БИС памяти. Часто такие микросхемы имеют временную диаграмму с большим числом регламентированных интервалов, адрес может подаваться по частям, есть микросхемы, требующие регенерации хранимых данных (динамические ОЗУ - раздел 5).

4.2.3. Сдвигающие регистры

Сдвигающий, или сдвиговый регистр (shift register) это регистр, содержимое которого при подаче управляющего сигнала СДВИГ может сдвигаться в сторону старших или младших разрядов. Схема сдвигающего регистра из цепочки непрозрачных триггеров показана на рис. 4.8, а,  а условное обозначение на рис.4.8, б.

  а)        б)

Рис.4.8. Сдвигающий  регистр

Пусть на рисунке триггер Q0 – младший , Qm-1 – старший;  вход каждого триггера (кроме Q0) подключен к выходу соседнего младшего триггера. Когда на все С входы триггеров поступает активный спад сигнала Shift, выход каждого триггера принимает состояние своего младшего соседа и, таким образом, информация, содержащаяся в регистре, сдвигается на один разряд в сторону старших разрядов, влево. Триггер Q0 принимает при этом состояние последовательного входа DS (data serial). Информация, поступившая на вход DS во время какого-либо такта, появится на выходе Qm-1 через m тактов.

Существенно, что в схеме использованы именно непрозрачные триггеры. Если поставить прозрачные защелки, то при активном уровне сигнала Shift  все триггеры становятся прозрачными, и сигнал DS успеет пройти столько триггеров, сколько позволит  длительность сигнала Shift .

Часто требуются более сложные регистры: с параллельной синхронной записью информации, реверсивные, с параллельно-последовательной записью. Такие регистры называются универсальными. Примером такого регистра служит ИМС  К155ИР11. Регистр может работать в четырех режимах: параллельное занесение данных, сдвиг влево, сдвиг вправо, хранение данных.

Применения сдвиговых регистров очень разнообразны.

В арифметике сдвиг числа на один разряд влево соответствует умножению его на 2, сдвиг вправо – делению пополам.

В аппаратуре передачи данных универсальные регистры преобразуют параллельный код в последовательный и обратно. Передача данных последовательным кодом по сравнению с передачей параллельным существенно экономит число линий связи. Это покупается ценой увеличения времени обмена.

4.3. Счетчики

4.3.1. Общие понятия

        Счетчик - это устройство для подсчета числа входных сигналов.

Как операционный элемент счетчик реализует преобразование число- импульсного кода в позиционный по некоторому основанию системы счисления. В ЭВМ счетчики используются для образования последовательности адресов команд, для счета количества циклов выполнения операций и т.д.

С точки зрения теории автоматов, счетчик - это цифровой автомат, внутреннее состояние которого является функцией количества поступивших входных сигналов.

Количество переключающих сигналов, которое надо подать на вход счетчика для того чтобы счетчик вернулся в исходное состояние, равное числу состояний счетчика, называется коэффициентом пересчета или модулем счетчика – Ксч . Счетчик называется двоичным, если Ксч = 2m, где т - целое число, m>0, и десятичным, если Ксч  = 10p , где р - целое число, р > 0. Счетчики чаще всего строятся на триггерах различных типов, которые являются элементарными счетчиками с модулем  2.

Состояние счетчика в любой момент времени определяется кодом Q , который зафиксирован на его триггерах. Задать правила работы счетчика - значит тем или иным способом определить функцию  Qn, = f(n), при п =0,1,2 ... Ксч   , где  Qn - состояние счетчика после n-го входного переключающего сигнала, n -номер входного переключающего  сигнала.  Очевидно,  что Qp = Qp + Ксч  при любом  n .

Любой счетчик с модулем  Ксч  может быть использован как делитель частоты входных сигналов с коэффициентом деления Ксч .

По порядку изменения состояний могут быть счетчики с естественным и произвольным порядком счета. В первых счетчиках значение кода каждого последующего состояния отличается на 1 от кода предыдущего состояния.

По способу переключения триггеров во время счета счетчики делятся на асинхронные и синхронные. Первые называются еще счетчиками с последовательным переносом, т.к. переход каждого триггера из одного состояния в противоположное происходит последовательно во времени. Входной переключающий сигнал непосредственно воздействует лишь  на первый триггер, и каждый триггер вырабатывает переключающий сигнал для следующего соседнего триггера.

Синхронные счетчики называются еще счетчиками с параллельным переносом, т.к. в них входной переключающий сигнал непосредственно воздействует на все триггеры счетчика, что обеспечивает одновременность переходов триггеров.

4.3.2. Асинхронные счетчики

Рис. 4.9. Схема (а) и временные диаграммы (6) двоичного асинхронного суммирующего счетчика

На рис. 4.9, а изображен простейший способ включения триггеров, реализующий последовательный суммирующий счетчик. Показан трехразрядный счетчик с коэффициентом пересчета Ксч = 23 = 8, Следовательно, после подачи на вход восьми импульсов счетчик возвратится к исходному состоянию. Будем говорить, что подача на вход счетчика числа импульсов, превышающего Ксч -1 (в данном примере 7 ), вызывает переполнение счетчика.

Последовательный характер работы является причиной двух недостатков последовательного счетчика: меньшая скорость счета по сравнению с параллельными счетчиками и возможность появления ложных сигналов на выходе схемы.

Допустимая скорость счета в счетчиках обоих типов определяется максимальной скоростью переключения одного триггера.

Определяя максимальную скорость счета последовательного счетчика, следует учитывать наиболее неблагоприятный случай изменения состояния всех m триггеров. Суммарную продолжительность переходного процесса можно определить как сумму времен запаздывания отдельных элементов, соединяющих триггеры, и времен срабатывания всех триггеров. Найденное таким образом максимальное время перехода счетчика из одного состояния и другое следует считать предельным. Обычно реальное время перехода меньше предельного, так как в ряду последовательно включенных триггеров данный триггер начинает переход из одного состояния в другое еще до окончания переходного процесса в возбуждающем его элементе.

Последовательный характер переходов триггеров счетчика является источником ложных сигналов на его выходах. Например, в счетчике, ведущем счет в четырехразрядном двоичном коде с «весами» 8-4-2-1, при переходе от числа  0111  к числу 1000 на выходе появится следующая последовательность сигналов:

0111 ->0110 ->0100 ->0000 ->1000.

Это означает, что при переходе из состояния 7 в состояние 8 на выходах счетчика на короткое время появятся состояния 6; 4; 0. Эти дополнительные состояния могут вызвать неправильную работу других устройств.

4.3.3. Синхронные счетчики

С целью уменьшения времени протекания переходных процессов схему, показанную на рис. 4.9, а, можно реализовать в варианте с подачей входных импульсов одновременно на все триггеры. В этом случае каждый триггер вырабатывает для всех последующих лишь сигналы управления, являющиеся логической функцией состояния счетчика и определяющие конкретные триггеры, которые изменяют состояние при данном входном импульсе. Принцип формирования этих сигналов следует из временной диаграммы на рис.4.9,б : триггер меняет состояние при поступлении очередного счетного импульса , если все предыдущие триггеры находились в состоянии 1. Отсюда и следует схема синхронного счетчика, показанная на рис.4.10.

Рис. 4.10 Четырехразрядный синхронный счетчик

Быстродействие счетчика характеризуется разрешающим временем, т.е. минимальным временным интервалом между входными сигналами, при котором счетчик еще правильно функционирует. Максимальная частота счета  Fmax связана с разрешающим временем Тразр   простым соотношением: Fmax = Т -1разр . Очевидно, что быстродействие синхронных счетчиков при прочих равных условиях всегда выше, чем асинхронных.

4.3.4. Интегральные счетчики.

Интегральный двоичный асинхронный счетчик К155И.Е5 (рис.4.11) состоит из счетчика на 2 (триггер T1) и счетчика на 8 (триггеры Т2-Т4), соединение которых исходно отсутствует. Установка "0" производится, когда на входах R1 и R2 одновременно "1". Во время работы хотя бы на одном из входов должен быть "0". Для получения 4-х разрядного счетчика внешней перемычкой соединяют выход Q0 со входом C2.

Десятичные счетчики строят обычно на основе четырехразрядных двоичных счетчиков. Для того чтобы уменьшить Ксч четырехразрядного счетчика с 16 до 10, вводят дополнительные логические связи. При этом в зависимости от вида логической связи одним и тем же десятичным числам в разных счетчиках могут соответствовать различные двоичные кодовые комбинации или, иначе говоря, счетчики работают в различных двоично-десятичных кодах.

Рис. 4.11. Структура счетчика К155ИЕ5

Схема на рис.4.12 соответствует десятичному счетчику К 155 ИЕ 2, работающему в коде 8-4-2-1. Счетчик состоит из счетчика на 2 (триггер TI) и счетчика на 5 (триггеры Т2-Т4), соединение которых исходно отсутствует. Для образования десятичного счетчика выводы Q0 и C2 соединяются между собой. Счетчик имеет входы нетактируемой установки в "0" (0000) и в "9" (1001) - выводы R1,R2 и S1,S2. Во время счета хотя 6ы на одной из каждой пары входов должен быть "0".

Рис. 4.12. Структура счетчика К155ИЕ2

Условные обозначения асинхронных счетчиков К155ИЕ 5, К155ИЕ 2  и синхронных счетчиков К155ИЕ 7 и К155ИЕ 6 показаны на рис.4.13

Рис.4.13. Условные обозначения счетчиков.

К155ИЕ7. интегральный реверсивный двоичный синхронный счетчик имеет два счетных входа: вход суммирования +1 и вход вычитания –1.

Если все триггеры находятся в состоянии "1", то при приходе импульса на вход суммирования (+1) формируется сигнал "переноса" ( ( 15 ).  Импульс на входе (-1), если все триггеры находятся в состоянии "0", формирует сигнал "заема" ( 0).  Эти сигналы используются для увеличения разрядности счетчиков.

К155ИЕ6 –синхронный  реверсивный  десятичный  счетчик,  работающий  в  коде  8-4-2-1. Кроме двоичных реверсивных межтриггерных связей, в счетчике KI55 ИЕ б существуют дополнительные логические цепи, обеспечивающие недвоичный переход от кода 1001 к коду 0000 при суммировании и обратный переход при вычитании.

Сброс счетчиков KI55 ИЕ 6 и К155 ИЕ 7 производится сигналом "1", подаваемом на вход R  Во время счета на этом выводе должен быть "0".

В обоих счетчиках триггеры имеют входы предварительной установки D, тактируемые потенциалом.  В режиме счета сигнал на входе  С (вывод 11) равен "1", цепи предустановки отключены. Если на входе С "0", то триггеры устанавливаются в состояния, соответствующие сигналам, поданным на входы D0 , D1 , D2 , D3. Естественно, что сигнал переноса в счетчике К 155 ИЕ 6 возникает на выходе  ( 9) при состоянии счетчика 1001 и поступлении следующего счетного импульса.

4.3.5.  Счетчики с различными коэффициентами пересчета.

Счетчики с коэффициентами пересчета, отличающимися от двоичных и десятичных, могут быть также построены путем введения дополнительных связей в двоичные счетчики.

Однако существуют и общие методы построения счетчиков с любым заданным Ксч. Один из этих методов заключается в немедленном сбросе в "0" счетчика, установившегося в комбинацию, соответствующую числу Ксч . Если, например, нам нужно построить счетчик на 5, то, сбрасывая двоичный трехразрядный счетчик на "0" каждый раз, когда он будет принимать состояние 101, мы обеспечим возврат счетчика в исходное состояние после каждых пяти входных импульсов.

Подобный прием удобно применять при использовании счетчиков, имеющих элементы " И "на входах установки в "0" (К155ИЕ 5 и К155ИЕ 2) и в "9" (К155ИЕ 2). В качестве примера на рис.4.14  показаны соединения для получения Ксч = 10 для счетчика К155ИЕ 5   и Ксч  = 7 для счетчика KI55ИЕ 2. В последнем случае из десяти состояний исключается три состояния (0110, 0111 и 1000).

При использовании синхронных счетчиков К155ИЕ б и К155ИЕ 7 для построения счетчиков с различными Ксч может использоваться метод начальной установки. Этот метод заключается в том, что счет каждый раз начинается не с нуля, как обычно, а с некоторого числа.  Оно и определяет Ксч .

Рис. 4.14    а) Ксч = 10 б) Ксч = 7

4.3.6. Применение счетчиков

4.3.6.1. Счетчик событий.

 События должны быть  представлены импульсами с соответствующими логическими уровнями. Максимальное число событий должно быть не более Ксч -1, иначе произойдет переполнение счетчика.

4.3.6.2. Делитель частоты импульсов.

     Любой счетчик с модулем  Ксч  может быть использован как делитель частоты входных сигналов с коэффициентом деления Ксч .

 Если частота и период импульсов на входе счетчика Fвх и Tвх, то частота импульсов на выходе старшего триггера Fвых = Fвх / Kсч , а их  период Tвых = Kсч . Tвх.

4.3.6.3. Счетчик команд (СК) в процессоре ЭВМ.

 В качестве СК используется двоичный счетчик, разрядность которого равна разрядности шины адреса (ША), т.к. выходы его триггеров это линии адреса соответствующего разряда. СК должен иметь возможность не только последовательного счета, но и любого изменения текущего состояния для реализации условных и безусловных переходов в исполняемой программе.

4.3.6.4. Распределители импульсов (РИ).

      РИ – устройство, распределяющее поток импульсов последовательно, импульс за импульсом, по нескольким выходам так, что результирующая временная диаграмма имеет вид, как на рис.4.15. Одно из главных применений РИ – системы обегающего контроля, где РИ управляют поочередным подключением однотипных датчиков ко входу измерителя .

       РИ могут строиться по различным схемам. Чаще всего это двоичный счетчик с дешифратором (ДШ).  Счетчик последовательно перебирает двоичные коды, ДШ в соответствии с ними последовательно возбуждает свои выходы. При этом нужно помнить, что  ДШ будет расшифровывать не только верные, установившиеся состояния счетчика, но и неустановившиеся, ложные. В результате на выходах такого РИ кроме нормальных сигналов будут появляться короткие всплески напряжения (у ДШ с прямыми выходами) или короткие провалы до нуля (у ДШ с инверсными выходами). Эти сигналы отсутствуют при использовании синхронных счетчиков или их можно устранить, стробируя ДШ по входам разрешения и запрещая его работу на время существования ложного состояния счетчика.

Роль распределителя импульсов может выполнять и сдвиговый регистр с единственной двигающейся единицей.

Оперативные запоминающие устройства (ОЗУ)

4.4.1. Разновидности оперативной памяти

Оперативная память (Random Access MemoryRAM), т.е. память с произвольным доступом, используется центральным процессором для совместного хранения данных и исполняемого программного кода. По принципам хранения информации ОЗУ можно разделить на статические и динамические.

Оперативную память можно рассматривать как некий набор ячеек, каждая из которых может хранить один информационный бит.

В статических ОЗУ ячейки построены на различных вариантах триггеров. После записи бита в такую ячейку она может сохранять его сколь угодно долго – необходимо только наличие питания. Отсюда и название памяти – статическая, т.е. пребывающая в неизменном состоянии. Достоинством статической памяти является ее быстродействие, а недостатками – высокое энергопотребление и низкая  удельная плотность данных, поскольку одна триггерная ячейка состоит из нескольких транзисторов и, следовательно, занимает на кристалле немало места. К примеру, микросхема емкостью 4 Мбит состояла бы более чем из 24 млн. транзисторов, потребляя соответствующую мощность.

В динамических ОЗУ элементарная ячейка представляет собой конденсатор, выполненный по КМОП – технологии. Такой конденсатор способен в течение нескольких миллисекунд сохранять электрический заряд, наличие которого можно ассоциировать с информационным битом. При записи логической единицы в ячейку памяти конденсатор заряжается, при записи нуля – разряжается. При считывании данных конденсатор разряжается, и если его заряд был ненулевым, то на выходе схемы считывания устанавливается единичное значение. Процесс считывания (обращения к ячейке) сочетается с восстановлением (регенерацией ) заряда. Если обращения к ячейке не происходит в течение длительного времени, то конденсатор за счет токов утечки разряжается и информация теряется. Для компенсации утечки заряда периодически циклически обращаются к ячейкам памяти, т.к. каждое обращение восстанавливает прежний заряд конденсатора. К достоинствам динамической памяти относятся высокая плотность размещения данных и низкое энергопотребление, а к недостаткам – низкое быстродействие по сравнению со статической памятью.

В настоящее время динамическая память (Dynamic RAMDRAM) используется в качестве оперативной памяти компьютера, а статическая память (Static RAMSRAM)-  для создания высокоскоростной кэш – памяти процессора.

Микросхемы динамической памяти организованы в виде квадратной матрицы, причем пересечение строки и столбца матрицы задает одну из элементарных ячеек. При обращении к той или иной ячейке нужно задать адрес нужной строки и столбца. Задание адреса строки происходит, когда на входы микросхемы подается специальный стробирующий импульс RAS (Raw Address Strobe), а задание адреса столбца – при подаче импульса CAS (Column Address Strobe). Импульсы RAS и CAS подаются последовательно друг за другом по мультиплексированной шине адреса.

Регенерация в микросхеме происходит одновременно по всей строке матрицы при обращении к любой из ее ячеек, т.е. достаточно циклически перебрать все строки.

4.4.2. Построение блоков ОЗУ

В инженерной практике блоки ОЗУ приходится строить, главным образом, при проектировании или модификации микропроцессорных управляющих устройств. В этом случае блок обычно имеет небольшую емкость (порядка нескольких Кбайт) и строится на статических ОЗУ, например, серии К537.

Методика  построения блоков ОЗУ при этом практически не отличается от методики построения блоков ПЗУ, изложенной в 3.4.2.  Разница лишь в том, что ОЗУ, кроме режимов чтения и хранения, имеют  режим записи. Поэтому при адресации ОЗУ надо кроме управляющего сигнала MR (чтение ЗУ) ввести в логику выбора сигнал MW (запись в ОЗУ). Для этого сигнала БИС ОЗУ имеют специальный вход.

Рекомендуемая литература

1. Р.Токхейм «Основы цифровой электроники»-М., Мир 1988

2.Н.В.Воробьев, В.Д.Вернер «Элементная база и схемотехника средств сопряжения»

М., Высшая школа, 1984


СОДЕРЖАНИЕ

[1] Лекция 9

[2] Типовые комбинационные устройства

[2.1] 2.2 Преобразователи кодов (ПК)

[2.1.1] 2.2.1 Дешифраторы.

[2.1.1.1] Разрешающие входы ДШ используются и при  размещении ДШ в адресном пространстве системы. На практике число адресатов, адреса которых дешифрируются ДШ, значительно меньше, чем адресное пространство, т.е. общее количество адресатов, которое может быть размещено в системе. Это число определяется разрядностью n шины адреса (ША) и равно Q = 2n.

[2.1.2] 2.2.2. Шифраторы

[2.1.3] 2.2.3. Преобразование произвольных кодов.

[2.2] Коммутаторы.

[2.2.1] 2.2.4 Мультиплексоры.

[2.2.2] Демультиплексоры.

[2.3] Арифметические устройства.

[2.3.1] Сумматоры.

[2.3.2] Цифровые компараторы.   

[2.3.3] Контроль четности

[2.4] Постоянные запоминающие устройства.

[2.4.1] Параметры ПЗУ.

[2.4.2] Построение блоков памяти на БИС ПЗУ.

[2.4.3] Применение ПЗУ для реализации  произвольных логических функций.

[2.5] Программируемые логические матрицы.

[3] Последовательностные схемы

[3.1] Триггеры

[3.1.1] 4.1.1 RS-триггер

[3.1.2] 4.1.2. D - триггер типа «защелка»

[3.1.3] 4.1.3. Двухступенчатые триггеры

[3.1.4] 4.1.4. Асинхронные входы триггеров

[3.2] 4.2. Регистры

[3.2.1] 4.2.1. Параллельные регистры  

[3.2.2] 4.2.2. Регистровая память

[3.2.3] 4.2.3. Сдвигающие регистры

[3.3] 4.3. Счетчики

[3.3.1] 4.3.1. Общие понятия

[3.3.2] 4.3.2. Асинхронные счетчики

[3.3.3] 4.3.3. Синхронные счетчики

[3.3.4] 4.3.4. Интегральные счетчики.

[3.3.5] 4.3.5.  Счетчики с различными коэффициентами пересчета.

[3.3.6] 4.3.6. Применение счетчиков

[3.3.6.1] 4.3.6.1. Счетчик событий.

[3.3.6.2] 4.3.6.2. Делитель частоты импульсов.

[3.3.6.3] 4.3.6.3. Счетчик команд (СК) в процессоре ЭВМ.

[3.3.6.4] 4.3.6.4. Распределители импульсов (РИ).

[3.4] Оперативные запоминающие устройства (ОЗУ)

[3.4.1] 4.4.1. Разновидности оперативной памяти

[3.4.2] 4.4.2. Построение блоков ОЗУ


Прянишников - Электроника

PAGE   \* MERGEFORMAT 35


 

А также другие работы, которые могут Вас заинтересовать

77888. Договор купли-продажи. Обязанности 35 KB
  Продавец обязан передать товар в собственность покупателю надлежащего качества количества комплектности со всеми документами и принадлежностями если отказывается то предоставляется разумный срок не передал – покупатель вправе отказаться от договора установленные законном или договором сроки пригодный для целей для которых товар такого рода обычно используется; товар свободный от 3 лиц либо уведомить покупателя об обременении данного товара....
77889. Договор дарения 30.5 KB
  Договор дарения Договором дарения называется договор по которому одна сторона даритель безвозмездно передает или обязуется передать определенное имущество другой стороне одаряемому либо освобождает или обязуется освободить ее от имущественной обязанности перед собой или перед третьим лицом. В отношении договоров дарения с участием юридических лиц ГК также предусматривает ряд специальных ограничений. Другое ограничение касается дарения вещей принадлежащих юридическому лицу на праве хозяйственного ведения или оперативного управления....
77890. Договор ренты 29 KB
  Договор ренты По договору ренты одна сторона получатель ренты передает другой стороне плательщику ренты в собственность имущество а плательщик ренты обязуется в обмен на полученное имущество периодически выплачивать получателю ренту в виде определенной денежной суммы либо предоставления средств на его содержание в иной форме. Реальный односторонний возмездный Возникающие из договора ренты отношения носят длительный стабильный а при пожизненном содержании с иждивением – и доверительный характер. Форма подлежит...
77892. Сравнительный анализ договора найма 34 KB
  Сравнительный анализ договора найма По договору найма – одна сторона – собственник жилого помещения или управомоченное им лицо наймодатель – обязуется предоставить другой стороне нанимателю жилое помещение за плату во владение и пользование для проживания в нем. помещением при перемене собственника этого помещения. Переход права собственности на занимаемое по договору найма жилое помещение не влечет расторжения или изменения договора найма жилого помещения. Наниматель обязан использовать жилое помещение только для проживания...
77894. Правовые формы распоряжения исключительными правами ГК РФ предусматривает такие формы реализации пр. 29.5 KB
  Правовые формы распоряжения исключительными правами ГК РФ предусматривает такие формы реализации права автора путем заключения договоров: договор об отчуждении исключительного права; лицензионный договор; договор о залоге исключительного авторского права; договор авторского заказа. По договору об отчуждении исключительного права правообладатель передает или обязуется передать принадлежащее ему исключительное право на результат интеллектуальной деятельности или на средство индивидуализации в полном объеме другой стороне...
77895. Транспортные договоры 31.5 KB
  Особенность транспортных договоров: регулируются ГК РФ общие положения о перевозках транспортными уставами и кодексами правилами перевозки грузов пассажиров и багажа. По договору перевозки пассажира перевозчик обязуется перевезти пассажира в пункт назначения а в случае сдачи пассажиром багажа также доставить багаж в пункт назначения и...
77896. Договор хранения 32.5 KB
  Объект индивидуально-определенные вещи вещи определенные родовыми признаками. Может потребовать досрочного расторжения договора когда вещи стали опасны для окружающих. Обязан обеспечить сохранность вещи независимо от того хранение возмездное или безвозмездное. Обязан вернуть вещь немедленно и в том же состоянии с учетом нормального ухудшения вещи.