83085

Технології та методи проектування компонентів комп’ютерних систем на прикладі створення модуля розширення для промислового комп’ютеру формфактору PC/104

Курсовая

Коммуникация, связь, радиоэлектроника и цифровые приборы

Промисловий комп’ютер - це універсальний комп’ютер, призначений для промислового застосування. Він відрізняється від звичайного комп’ютеру конструкцією, яка враховує вимоги до обладнання, що працює, як правило, в несприятливих умовах (підвищена вібрація, забруднена атмосфера, підвищена вологість, підвищені або понижені температури).

Украинкский

2015-03-07

1.41 MB

6 чел.

Зміст

Вступ . ....................................................................................................................4

1. Основні відомості про модулі розширення формфактору PC/104. ……....7

1.1. Конструктивні особливості модуля PC/104 . ..............................................7

1.2. Опис сигналів AT-шини . ..............................................................................8

1.3. Часові діаграми циклів обміну даними AT-шини з пристроями вводу/виводу. ........................................................................................................11

1.4. Адресація портів вводу/виводу AT-шини . ............................................... 13

2. Основні етапи виконання курсової роботи . ................................................ 15

2.1. Постановка задачі . ...................................................................................... 16

2.2. Схемотехнічне проектування. ..................................................................... 16

2.2.1. Проектування функціональної схеми. .................................................... 17

2.2.2. Вибір адресного простору портів вводу/виводу модуля . ..................... 18

2.2.3. Створення файлу часових та топологічних обмежень. ...................... 19

2.2.4. Реалізація ядра модуля в ПЛІС. ............................................................... 21

2.2.5. Проектування принципової електричної схеми модуля . ...................... 21

2.3. Конструкторське проектування. ................................................................. 25

2.3.1. Проектування друкованої плати модуля. .............................................. 25

2.3.2. Генерація вихідної документації на плату модуля.  ...............................41

Література………………………………………………………………………..42

Додатки…………………………………………………………………………..43

Вступ

Мета курсової роботи полягає в опануванні технологій та методів проектування компонентів комп’ютерних систем на прикладі створення модуля розширення для промислового комп’ютеру формфактору PC/104.

Промисловий комп’ютер - це універсальний комп’ютер, призначений для промислового застосування. Він відрізняється від звичайного комп’ютеру конструкцією, яка враховує вимоги до обладнання, що працює, як правило, в несприятливих умовах (підвищена вібрація, забруднена атмосфера, підвищена вологість, підвищені або понижені температури). Його характеристики визначаються потребами конкретної задачі і конкретного замовника. Промислові комп’ ютери застосовуються в складі керуючих, контролюючих та вимірювальних комплексів в промисловості, для створення систем на базі програмованих логічних комплексів, в якості складових частин діагностичних комплексів в медицині, в якості апаратної платформи для реалізації віртуалізації та людино-машинного інтерфейсу.

Стандарт промислових комп’ютерів PC/104 (IEEE-996.1) пропонує повну сумісність за PC- архітектурою, апаратною та програмною частинам, але у виключно компактному варіанті модулів, що стикуються. Головна особливість стандарту - він дає можливість різного компонування PC- комп’ютера. Так, стекова архітектура забезпечує мінімальні габарити комп’ютера, а використання базової плати - його мінімальну висоту. Застосування штирьових роз’ємів для AT-шини (шини ISA) забезпечує надійну роботу комп’ютерів у жорстких умовах експлуатації (підвищена вібрація, сольовий туман, широкий діапазон температур та ін.). Найновіші технології виробництва електронних компонентів (субмікронна технологія), застосування поверхневого монтажу високої щільності дозволили різко скоротити габарити та споживання енергії модулів PC/104, що дає можливість використовувати їх в закритих об’ємах без додаткового охолодження. Малі габарити дозволяють легко термостатирувати комп’ютери PC/104 при використанні в умовах наднизьких температур (-60°С і нижче).

Росту популярності стандарту PC/104 додатково сприяє світова тенденція переходу до розподілених систем керування, що володіють більшою гнучкістю, легкістю обслуговування та високими показниками надійності. При побудові систем широко використовуються мережеві інтерфейси: Ethernet, Arcnet, ProfiBus, InterBus-S, CAN, LON та ін., а апаратна та програмна підтримка для операційних систем QNX, RTXC, AMX, MS-DOS та ін., широко представлена фірмами, що працюють в стандарті PC/104. Вдала конструкція модулів PC/104 дозволяє використовувати як готові конструктиви DIN-rail та Євростандарту, що найширше використовуються в промисловості, так і спеціальні, призначені для жорстких умов експлуатації.

Рис.1. Приклад модуля в стандарті РС/104.

На рис.1 наведено приклад модуля в стандарті РС/104. Модулі мають дуже компактну конструкцію (розмір зменшений до 90x96 мм), зручну конструкцію шини. що допускає різні варіанти компоновки РС-модулів, зменшує вартість, виключає застосування громіздкої задньої панелі. Стандартні роз’єми АТ-шини, розташовані на боковій стороні плат для зменшення габаритів і для забезпечення роботи в жорстких умовах експлуатації, замінені компактними 64 і 40 контактними штирьовими роз’ємами.

Використовуючи стандарт РС/104, фірми виграють від застосування стандартних виробів з широкою номенклатурою, що містить великий вибір виробів промислового призначення, отримуючи при цьому підтримку фірм-виробників. Застосування стандартних виробів дозволяє уникнути залежності від конкретного виробника і дає можливість модернізації продукції, що буде випускатись в майбутньому.

  1.  Основні відомості про модулі розширення формфактору РС/104
  2.  Конструктивні особливості модуля РС/104

Конструкція та розміри модуля формфактору РС/104 наведені на рис.2. Всі розміри наведено в дюймах.

Рис.2. Формфактор модуля РС/104.

В табл.1 наведено список сигналів АТ-шини на роз’ємах модуля формфактору РС/104.

  1.  

Таблиця 1. Список сигналів AT-шини.

#

піну

Роз’єм J2

Ряд C

Ряд D

0

GND

GND

1

SBHE

MEM CS16

2

LA23

IO CS16

3

LA22

IRQ10

4

LA21

IRQ11

5

LA20

IRQ12

6

LA19

IRQ15

7

LA18

IRQ14

8

LA17

DACK0

9

MEMR

DRQ0

10

MEMW

DACK5

11

SD8

DRQ5

12

SD9

DACK6

13

SD10

DRQ6

14

SD11

DACK7

15

SD12

DRQ7

16

SD13

+5 VDC

17

SD14

MASTER

18

SD15

GND

19

KEY

GND

# піну

Роз’єм J1

Ряд A

Ряд B

1

IO CH CHK

GND

2

SD7

RESET

3

SD6

+5 VDC

4

SD5

IRQ9

5

SD4

-5 VDC

6

SD3

DRQ2

7

SD2

-12 VDC

8

SD1

SRDY

9

SD0

+12 VDC

10

IO CH RDY

KEY

11

AEN

SMEMW

12

SA19

SMEMR

13

SA18

IOW

14

SA17

IOR

15

SA16

DACK3

16

SA15

DRQ3

17

SA14

DACK1

18

SA13

DRQ1

19

SA12

REFRESH

20

SA11

BCLK

21

SA10

IRQ7

22

SA9

IRQ6

23

SA8

IRQ5

24

SA7

IRQ4

25

SA6

IRQ3

26

SA5

DACK2

27

SA4

TC

28

SA3

BALE

29

SA2

+5 VDC

30

SA1

OSC

31

SA0

GND

32

GND

GND

 Опис сигналів AT-шини

Як видно з табл.1, AT-шина має досить велику кількість сигналів. Однак найчастіше при проектуванні модулів розширення, які підтримують тільки цикли обміну даними між процесором та портами вводу/виводу, використовується обмежена підмножина сигналів шини. До них відносяться:

  1.  адресні сигнали:

o SA15..SA0 (System Address - системна шина адреси) - лінії для адресації пристроїв вводу/виводу і пам’яті на шині; формуються на AT-шині і запам’ятовуються в статичних регістрах ініціатору обміну; o AEN (Address ENable - дозвіл адреси) - стан лінії визначає тип пристрою, який володіє шиною: високий рівень вказує, що шиною керує контролер DMA, низький -що шиною керує процесор або інший задавач; високий рівень викликає відключення центрального процесора від шини (лінії адрес, даних та керування центрального процесора переходять в третій стан); використовується для блокування пристроїв, які не повинні відповідати під час циклів DMA; наприклад, на AT-шині він забороняє пристроям вводу/виводу декодування адреси, оскільки під час циклів DMA при зверненні до пам’яті можуть вироблятися сигнали IOR та IOW ;

  1.  сигнали даних:

o SD7..SD0 (System Data - системна шина даних, молодший байт) - 8-розрядні пристрої повинні використовувати тільки ці лінії, 16-розрядні пристрої також повинні використовувати ці лінії при передачі молодшого байту слова даних (коли лінія адреси A0 знаходиться в низькому рівні); якщо програмне забезпечення підтримує 16-розрядні передачі по 8-розрядній шині даних, то системна плата виробляє два послідовних цикли передачі по цих лініях; під час циклу запису на AT- шині ініціатор обміну повинен встановити достовірні дані до формування додатнього фронту сигналу IOW, який звичайно використовується для запису інформації в регістр пристрою вводу/виводу; під час циклу читання виконавець повинен встановити достовірні дані до формування додатнього фронту сигналу IOR;

o SD15..SD8 (System Data - системна шина даних, старший байт) - старший байт системної шини даних використовується для передачі даних 16-розрядними пристроями;

  1.   сигнали керування:

o IOR (I/O Read - читання з пристрою вводу/виводу) - низький рівень сигналу читання з пристрою вводу/виводу вказує, що на адресній шині виставлена адреса пристрою вводу/виводу, який повинен видати на шину дані; для того, щоби центральний процесор прийняв достовірну інформацію, дані повинні бути видані не менше, ніж за 30 нс до додатнього фронту сигналу IOR; при поза процесорних обмінах сигнал IOR формується контролером DMA на системній платі (при цьому на адресній шині стоїть не адреса пристрою вводу/виводу, а комірки пам’яті, в яку повинні бути записані дані), тому пристрій вводу/виводу повинен перевіряти стан сигналу AEN;

o IOW (I/O Write - запис в пристрій вводу/виводу) - низький рівень сигналу запису в пристрій вводу/виводу вказує, що пристрій повинен прийняти дані з шини; для того, щоби дані, які приймаються, були достовірні, пристрій вводу/виводу приймає їх за додатнім фронтом сигналу IOW ; при позапроцесорних обмінах сигнал IOW формується контролером DMA на системній платі (при цьому на адресній шині стоїть не адреса пристрою вводу/виводу, а комірки пам’яті, в яку повинні бути записані дані), тому пристрій вводу/виводу повинен перевіряти стан сигналу AEN;

o IO CS16 (I/O 16-bit Chip Select - 16-розрядний пристрій вводу/виводу) - низьким рівнем пристрій вводу/виводу, до якого йде звернення, сповіщає систему в біжучому циклі вводу/виводу, що здатний підтримувати 16-розрядні передачі з одним станом очікування.

  1.  Часові діаграми циклів обміну даними AT-шини з пристроями вводу/виводу

При проектуванні модулів розширення найчастіше використовують тільки цикли обміну даними між процесором та портами вводу/виводу (CPU - IO). Часові діаграми різних варіантів циклів читання портів вводу/виводу наведено на рис.3 - 5, а циклів запису - на рис.6 - 8.

  1.  Адресація портів вводу/виводу AT-шини

Максимальний адресний простір для портів вводу/виводу, що підтримується АТ-шиною, складає 64 кВ (16 адресних ліній 8А15..БА0 ). Перші 256 адрес (0х0000..0х00БЕ) зарезервовані для системних пристроїв, розташованих на процесорній платі (регістри БМА-контролера, контролера переривань, годинника реального часу, таймера-лічильника, та ін.).

Однак реально для адресації портів вводу/виводу використовуються тільки 10 адресних ліній (8А9..БА0) - 1 кВ (0х0000..0х03ЕБ). Тому всі адреси в межах усього адресного простору 64 кВ повторюються з інтервалом 1 кВ. Наприклад, адреси 0x0100, 0x0500, 0x0900, 0х0Б00, 0x1100, ... для контролера АТ-шини є тою самою адресою 0x0100. В той же час старші адресні розряди (8А15..БА10) також формуються на шині і можуть бути використані для розширення адресного простору портів вводу/виводу, необхідного модулю.

Більша частина адрес 1 кВ адресного простору портів вводу/виводу зайняті системними контролерами. Тому для модулів, що проектуються, необхідно вибирати вільні "вікна" в існуючому розподілі адрес, наведеному в табл.2. В протилежному випадку, якщо модуль буде використовувати неправильні (зайняті іншими пристроями) адреси, його робота буде неможлива і може навіть привести до виходу з ладу комп’ютера, оскільки при циклах читання за адресами, що перекриваються, два пристрої будуть виставляти дані на шину одночасно, що може спричинити вигоряння буферних мікросхем.

Таблиця 2. Розподіл адресного простору портів вводу/виводу АТ-шини.

Адреси портів

Призначення

0х0000..0х001Б

Контролер БМА 1

0х0020..0х003Б

Контролер переривань 1

0х0040..0х005Б

Програмований таймер

0х0060..0х006Б

Контролер клавіатури

0х0070..0х007Б

Годинник реального часу

0х0080..0х009Б

Регістри сторінок БМА

0х00А0..0х00ВБ

Контролер переривань 2

0х00С0..0х00ББ

Контролер БМА 2

0х00Б0..0х00ЕЕ

Математичний співпроцесор

0х0170..0х0177

Контролер ИББ 2

0х01Е0..0х01Б7

Контролер ИББ 1

0х0200..0х020Б

Ігровий контролер

0х0278..0х027Б

Паралельний порт ЬРТ2

0х02В0..0х02ББ

ЕОА 2

0х02Е8..0х02ЕБ

Послідовний порт СОМ4

0х02Е8..0х02ЕБ

Послідовний порт СОМ2

0х0300..0х031Б

Плати прототипів

0х0360..0х036Б

Резерв

0х0370..0х0377

Контролер БББ 2

0х0378..0х037Б

Паралельний порт ЬРТ1

0х03В0..0х03ББ

УОА

0х03С0..0х03СБ

ЕОА 1

0х03Б0..0х03БЕ

СОА

0х03Е8..0х03ЕБ

Послідовний порт СОМ3

0х03Е0..0х03Б7

Контролер БББ 1

0х03Е8..0х03ЕБ

Послідовний порт СОМ1

Порти вводу/виводу, як правило, використовуються блоками. Тобто завжди є деяка базова адреса порту, за якою слідую наступні адреси, що відносяться до цього модуля. Наявність базової адреси діапазону дозволяє реконфігуровувати модуль, зміщуючи його в адресному просторі зміною лише базової адреси. Вибір базової адреси та діапазону адрес, що використовуються модулем, залежить від декількох факторів:

  1.  діапазон адрес портів вводу/виводу, який необхідно виділити модулю,
  2.  вимоги до швидкодії доступу до даних модуля,
  3.   конфігурація комп’ютерної системи, в складі якої має працювати модуль.

Отже, можна виділити три підходи до вибору базової адреси та виділення діапазону адрес модуля:

  1.  пряма адресація портів вводу/виводу - використовується в тих випадках, коли діапазон адрес, що виділяється модулю, відносно невеликий (до 64 адрес) - тоді у вільному "вікні" розподілу адрес вибирається відповідний діапазон (або діапазони, якщо модуль має бути реконфігурованим), і початкова адреса цього діапазону приймається як базова;
  2.   непряма адресація портів вводу/виводу - використовується в тих випадках, коли діапазон адрес, що виділяється модулю є достатньо великий (від 64 до декількох десятків тисяч), і при цьому вимоги до швидкодії доступу до даних не дуже жорсткі - у вільному "вікні" розподілу адрес вибирається 2 порти, один з яких є регістром адреси, а другий - регістром даних, і доступ до даних здійснюється в 2 етапи: спочатку в регістр адреси записується значення, що є адресою даних у внутрішньому адресному просторі даних модуля, а потім через регістр даних здійснюється доступ до даних модуля,
  3.  пряма адресація портів вводу/виводу з розширенням адресного простору - використовується в тих випадках, коли діапазон адрес, що виділяється модулю є достатньо великий (від 64 до декількох тисяч), і вимоги до швидкодії доступу до даних достатньо жорсткі - при цьому задіються старші розряди шини адреси АТ-шини 8Л15..8Л10, що дозволяє збільшити вибраний діапазон в 64 рази (але ускладнює програмну обробку адресації процесором комп’ютера).

2. Основні етапи виконання курсової роботи

В рамках даної курсової роботи проводяться такі етапи проектування:

  1.  схемотехнічне проектування, метою якого є апаратна реалізація складових частин пристрою; при цьому вибір елементної бази принципової схеми, структурний та параметричний синтез схем (оптимізація параметрів) проводяться з розрахунком забезпечення найкращого функціонування та ефективного виробництва; при виборі елементної бази та синтезі схем враховуються конструкторсько-технологічні вимоги;
  2.   конструкторське проектування, яке вирішує задачі компонування та розміщення елементів та вузлів, виконання друкованих та провідних з’єднань, та ін.; на цьому етапі розробляється технічна документація для виготовлення та експлуатації.

Послідовність виконання курсової роботи показана на конкретному прикладі проектування модуля розширення для промислового комп’ютеру формфактору PC/104.

  1.  Постановка задачі

Розробити модуль розширення формфактору PC/104

Задається:

  1.  тактова частота - 50 MHz,
  2.  тип ПЛІС FPGA фірми Xilinx сімейства Spartan2 - XC2S15-TQ144C,
  3.  тип периферії - шинний формувач SN74LV245ADW (8 біт вхідних даних, 16 біт вихідних даних),
  4.   базова адреса модуля на AT-шині - 0x0280.
  5.  Схемотехнічне проектування
  6.  Проектування функціональної схеми

Функціональна схема модуля наведена на рис.9. До її складу входять:

  1.  ядро модуля - цифрова частина модуля, яка буде реалізована в ПЛІС, і до складу якої входять:

o дешифратор адреси - забезпечує керування модулем з боку AT-шини за сигналами SA15..SA0, AEN, IOR, IOW, а також формує сигнал IO CS16; o вхідний регістр - забезпечує проміжне зберігання вхідних даних для передачі їх на AT-шину (читання здійснюється по лініях SD7..SD0); o вихідний регістр - забезпечує проміжне зберігання вихідних даних для передачі їх на вихід модуля (запис здійснюється по лініях SD15..SD0); o регістр ідентифікації - забезпечує читання з модуля коду ідентифікації2 0x4703 з боку AT-шину (читання здійснюється по лініях SD15..SD0 );

  1.  вхідний буфер - забезпечує захист вхідних кіл ядра модуля при прийомі даних з зовнішніх кіл;
  2.  вихідний буфер - забезпечує захист вихідних кіл ядра модуля при передачі даних у зовнішні кола;
  3.  генератор CLK - забезпечує синхронізацію роботи схеми на частоті 50 MHz.

Рис.9. Функціональна схема розроблюваного модуля розширення.

  1.  Вибір адресного простору портів вводу/виводу модуля

Вибір адресного простору портів вводу/виводу для забезпечення доступу до регістрів модуля з боку АТ-шини здійснюється з таких міркувань:

  1.  базова адреса модуля згідно завдання - 0x0280,
  2.   кількість портів вводу/виводу їх режими та розрядність вибираються з тим, щоби забезпечити доступ до всіх потрібних регістрів ядра модуля.

В табл.3 наведено вибраний розподіл адресного простору розроблюваного модуля:

Таблиця 3. Розподіл адресного простору портів вводу/виводу.

Адреса порту

Режим порту

Розрядність порту

Регістр модуля

0x0280

читання

16

Регістр ідентифікатора

0x0282

читання

16

Вхідний регістр

запис

16

Вихідний регістр

Результат роботи макросу у вигляді часової діаграми наведено на рис.10.

Рис.10. Часові діаграми роботи макросу Macrol.do.

  1.  Створення файлу часових та топологічних обмежень

Перш ніж почати реалізацію ядра модуля в ПЛІС за допомогою САПР Xilinx WebPack ISE, необхідно створити файл часових та топологічних обмежень .UCF, в якому задаються:

  1.   тактова частота модуля (максимальна частота, яка присутня в проекті) - за завданням 50 MHz,
  2.  асоціації інтерфейсних сигналів модуля з виводами ПЛІС - на даному етапі можуть бути задані довільно (або не бути задані взагалі), оскільки під час трасування плати вони будуть оптимізовані під топологію плати.

Цей файл є текстовим і може бути створений як вручну, так і за допомогою графічних засобів САПР. На рис.11 наведено вікно створення часових обмежень (Timing Constraints), а на рис.12 - топологічних обмежень (Package Pins) утиліти Xilinx Pace.

Рис.11. Вікно створення часових обмежень (Timing Constraints).

Рис.12. Вікно створення топологічних обмежень (Package Pins).

  1.  Реалізація ядра модуля в ПЛІС

Реалізація ядра модуля в ПЛІС (отримання конфігураційного файлу) виконується за допомогою САПР Xilinx WebPack ISE.

В процесі реалізації необхідно провести проект через такі стадії (рис.13):

  1.  Synthesis - синтез проекту,
  2.  Implement Design - реалізація проекту, яка поділяється на такі фази:

o Translate - трансляція проекту,

o Map - відображення проекту на фізичні ресурси кристалу, o Place & Route - розміщення і трасування проекту в кристалі,

  1.  Generate Programming File - створення конфігураційного файлу.

Рис.13. Стадії реалізації проекту в ПЛІС в САПР Xilinx WebPack ISE.

  1.  Проектування принципової електричної схеми модуля

Проектування електричної принципової схеми проводиться в САПР Altium Designer. На рис.14 .. 16 наведено електричну принципову схему, розбиту на три листи.

Рис.14. Електрична принципова схема модуля (лист 0).


Рис.15. Електрична принципова схема модуля (лист 1).

Рис.16. Електрична принципова схема модуля (лист 2).

Листи електричної принципової схеми містять таку інформацію:

  1.   лист 0 (рис.14) - це схема верхнього рівня, в якій показано сигнальні зв’язки між рештою листів схеми,
  2.  лист 1 (рис.15) - частину загальної принципової схеми, до якої відноситься ПЛІС FPGA XC2S15-TQ144C фірми Xilinx (U101) та всі її зв’язки, що відповідають файлу .UCF VHDL- проекту ядра модуля,
  3.   лист 2 (рис.16) - містить решту принципової схеми:

o шинні формувачі SN74LV245ADW фірми Texas Instruments (U205..U207), що забезпечують реалізацію вхідного та вихідного буферів схеми, o генератор тактової частоти CLK CB3LV-3C-50.0000-T фірми CTS (U201), який забезпечує синхронізацію роботи схеми на частоті 50 MHz, o конфігураційний ПЗП XCF01SV0G20C фірми Xilinx (U204), в якому зберігається конфігураційний файл для ПЛІС, o DC/DC регулятори напруг живлення +3.3V і +2.5V MCP1827S-3302E/EB і MCP1827S-2502E/EB відповідно фірми Microchip (U202, U203), які формують живлення для ПЛІС FPGA, генератора тактової частоти CLK та конфігураційного ПЗП з вхідних +5.0V, o роз’єми AT-шини ESQ-132-14-G-D і ESQ-120-14-G-D фірми Samtec (J201, J202), o роз’єм інтерфейсу JTAG Header 6 (J203) для програмування конфігураційного ПЗП, o роз’єми зовнішніх вхідних та вихідних кіл модуля Header 9 (J204..J206).

Крім того схема містить резистори SMD номіналами 5.1 kOhm і 10 kOhm, які мають футпрінти 0805 та конденсатори фільтрації живлення SMD номіналами 0.1 |JF і 4.7 |JF, які мають футпрінти 0805 і 1206 відповідно.

В тих випадках, коли потрібні при проектуванні електричної принципової схеми компоненти відсутні в бібліотеках Altium Designer, або з деяких причин не влаштовують проектувальника, необхідно створити свою власну бібліотеку проекту.

Для проектування модуля була створена бібліотека, яка містить такі компоненти:

  1.  шинний формувач SN74LV245ADW,
  2.  генератор тактової частоти CB3LV-3C-50.0000-T,
  3.  роз’єми AT-шини ESQ-132-14-G-D і ESQ-120-14-G-D,
  4.  резистори з футпрінтом 0805,
  5.  конденсатори з футпрінтом 0805,
  6.  електролітичні конденсатори з футпрінтом 1206.

Після завершення проектування електричної принципової схеми проводиться перевірка її коректності шляхом компіляції PCB-проекту. У випадку виявлення помилок, необхідно їх виправити.

  1.  Конструкторське проектування
  2.  Проектування друкованої плати модуля

Проектування друкованої плати модуля в САПР Altium Designer складається з таких кроків:

  1.  створення заготовки плати,
  2.  перенос електричної принципової схеми в плату,
  3.  встановлення правил проектування,
  4.  розміщення компонентів,
  5.  трасування плати,
  6.  формування шару живлення,
  7.  виконання DRC-перевірки плати.

При створенні заготовки плати модуля за допомогою майстра можна використати готовий шаблон "PC-104 16 bit bus", який формує заготовку плати у відповідності із стандартом PC/104. Після переносу електричної принципової схеми в плату слід виконати такі дії:

  1.  замінити роз’єми AT-шини, встановлені при створенні заготовки майстром, на отримані з схеми,
  2.  підключити отвори кріплення плати модуля до потенціалу GND,
  3.  підключити внутрішні екранні шари (Internal Plane 1, Internal Plane 2) до потенціалу GND і до живлення +5V відповідно.

Встановлення правил проектування необхідне для того, щоби система могла перевіряти коректність дій проектувальника в процесі розміщення компонентів і трасування плати, а також для проведення DRC-перевірки плати по завершенню проектування

Розміщення компонентів слід проводити таким чином, щоби зв’язки між виводами мали як можна менше перетинів. Рекомендується активні компоненти (мікросхеми, роз’єми) розміщувати на верхньому шарі плати (Top Layer), а пасивні компоненти (резистори, конденсатори) - на нижньому шарі (Bottom Layer).

В процесі трасування друкованої плати інтерфейсні виводи ПЛІС можна міняти місцями для того, щоби їх розміщення відповідало топології плати і не ускладнювало процес трасування внаслідок додаткових перехрещувань зв’язків. При цьому зміни в електричну принципову схему проекту вносяться безпосередньо в процесі трасування (з відповідним переносом цих змін з схеми в плату).

Формування шару живлення полягає в розділенні шару Internal Plane 2, підключеного до живлення +5V, на окремі області (Planes) для забезпечення усіх вузлів схеми на платі відповідним живленням.

На рис.17 наведено результат трасування плати модуля, а на рис.18 .. 21 - окремі шари спроектованої плати.

Рис.17. Друкована плата модуля.

 

Рис.18. Друкована плата модуля (верхній шар Top Layer).

Рис.19. Друкована плата модуля (внутрішній шар Internal Plane 1).

Рис.20. Друкована плата модуля (внутрішній шар Internal Plane 2).

Рис.21. Друкована плата модуля (нижній шар Bottom Layer).

Після завершення проектування друкованої плати виконується DRC-перевірка плати, при цьому перевіряється як логічна, так і фізична цілісність проекту друкованої плати. Використання цієї перевірки при трасуванні для контролю дотримання мінімальних зазорів та відсутності інших порушень є обов’язковимГенерація вихідної документації на плату модуля

Генерація вихідної документації виконується засобами САПР Altium Designer і полягає в створенні:

  1.  технологічної документації

o Gerber файлів та модулю підготовки плати до виробництва CAMtasticl.CAM, o файлів свердловки CAMtastic2.CAM,

  1.  конструкторської документації

o креслень електричної принципової схеми, o складального креслення друкованої плати (вигляд зверху),

o складального креслення друкованої плати (вигляд знизу в дзеркальному

відображенні), o креслення друкованої плати (вигляд зверху),

o креслення друкованої плати (вигляд знизу в дзеркальному відображенні),

o перелік елементів (Bill of Materials, BOM).

Нижче наведено результат генерації вихідної документації модуля:

  1.  рис.22 - вигляд модуля підготовки плати до виробництва CAMtasticl.CAM,
  2.  рис.23 - вигляд файлу свердловки CAMtastic2.CAM,
  3.  рис.24 .. 26 - вигляд креслення електричної принципової схеми,
  4.  рис.27 - вигляд складального креслення друкованої плати (зверху),
  5.  рис.28 - вигляд складального креслення друкованої плати (знизу в дзеркальному

      відображенні),

  1.  рис.29 - вигляд креслення друкованої плати (зверху),
  2.  рис.30 - вигляд креслення друкованої плати (знизу в дзеркальному відображенні).

Рис.22. Вигляд модуля підготовки плати до виробництва CAMtastic1.CAM.

Рис.23. Вигляд файлу свердловки CAMtastic2.CAM.


Рис.24. Вигляд креслення електричної принципової схеми (лист 0).


Рис.25. Вигляд креслення принципової схеми (лист 1).

Рис.26. Вигляд креслення електричної принципової схеми (лист 2).

Рис.27. Вигляд складального креслення друкованої плати (зверху).

Рис.28. Вигляд складального креслення друкованої плати (знизу в дзеркальному відображенні).

Рис.29. Вигляд креслення друкованої плати (зверху).

Рис.30. Вигляд креслення друкованої плати (знизу в дзеркальному відображенні).

Перелік елементів (Bill of Materials, BOM) також генерується САПР Altium Designer. Перелік елементів розробленого модуля наведено в табл.4.

Таблиця 4. Bill of Materials.

  1.  Корекція реалізації ядра модуля в ПЛІС

Після завершення трасування плати необхідно внести зміни в проект реалізації ядра модуля в ПЛІС шляхом модифікації файлу часових та топологічних обмежень .UCF у відповідності з топологією (і модифікованою електричною принциповою схемою), і провести реалізацію проекту і генерацію конфігураційного файлу ПЛІС.


Література

  1.  PC/104 Specification Version 2.6. - PC/104 Embedded Consortium. - 2008.
  2.  Хомич С.В. Мови опису апаратних засобів. Курс лекцій. - 2005.
  3.  Spartan-II 2.5V FPGA Family: Introduction and Ordering Information. - Xilinx, November 2001. - DS001-1 (v2.3).
  4.  Spartan-II 2.5 V FPGA Family: Functional Description. - Xilinx, March 2001. - DS001-2 (v2.1).
  5.  Spartan-II 2.5 V FPGA Family: DC and Switching Characteristics. - Xilinx, August 2001. - DS001-3 (v2.4).
  6.  Spartan-II 2.5 V FPGA Family: Pinout Tables. - Xilinx, April 2001. - DS001-4 (v2.4).
  7.  Platform Flash In-System Programmable Configuration PROMs. - Xilinx, February 1, 2007. - DS123 (v2.11).
  8.  Зотов В.Ю. Проектирование цифровых устройств на основе ПЛИС фирмы Xilinx в САПР WebPACK ISE. - М.: Горячая линия - Телеком, 2003.
  9.  Сабунин А.Е. Altium Designer. Новые решения в проектировании электронных устройств. - М.: Солон-Пресс, 2009.
  10.  Інтернет-сайти:
  11.  www.pc104.org - сайт PC/104 Embedded Consortium,
  12.   www.aldec.com - сайт фірми Aldec Inc.,
  13.   www.xilinx.com - сайт фірми Xilinx,
  14.  www.ti.com - сайт фірми Texas Instruments,
  15.  www.digikey.com - сайт фірми Digikey.

Змн.

Лист

№ докум.

Підпис

Дата

Арк.

1

6.050102 134076

Розроб.

Завацький

Перевір.

Наумчук

Реценз.

Н. Контр.

Затверд.

Принципова електрична схема модуля

Літ.

Акрушів

1

КІ 21-інт

Змн.

Лист

№ докум.

Підпис

Дата

Арк.

1

6.050102 134076

Розроб.

Завацький

Перевір.

Наумчук

Реценз.

Н. Контр.

Затверд.

Принципова електрична схема модуля

Літ.

Акрушів

1

КІ 21-інт

Змн.

Лист

№ докум.

Підпис

Дата

Арк.

1

6.050102 134076

Розроб.

Завацький

Перевір.

Наумчук

Реценз.

Н. Контр.

Затверд.

Складальне креслення друкованої плати (вигляд верх)

Літ.

Акрушів

1

КІ 21-інт

Змн.

Лист

№ докум.

Підпис

Дата

Арк.

1

6.050102 134076

Розроб.

Завацький

Перевір.

Наумчук

Реценз.

Н. Контр.

Затверд.

Складальне креслення друкованої плати (вигляд знизу в дзеркальному відображенні).

Літ.

Акрушів

1

КІ 21-інт

Змн.

Лист

№ докум.

Підпис

Дата

Арк.

1

6.050102 134076

Розроб.

Завацький

Перевір.

Наумчук

Реценз.

Н. Контр.

Затверд.

Креслення друкованої плати (вигляд зверху).

Літ.

Акрушів

1

КІ 21-інт


 

А также другие работы, которые могут Вас заинтересовать

15423. Непрямые серологические реакции. Реакция связывания комплемента (РСК). Реакция непрямой гемагглютинации (РНГА). Реакция нейтрализации токсина антитоксином (РН) 36.5 KB
  ЗАНЯТИЕ 14 Тема занятия: Непрямые серологические реакции. Реакция связывания комплемента РСК. Реакция непрямой гемагглютинации РНГА. Реакция нейтрализации токсина антитоксином РН. Учебная цель занятия: Продолжение знакомства с основами
15424. Лабораторные методы оценки функционального состояния Т- и В-систем иммунитета 42 KB
  ЗАНЯТИЕ 15 Тема занятия: Лабораторные методы оценки функционального состояния Т и Всистем иммунитета. Учебная цель занятия: Ознакомиться с основными методами лабораторных исследований Т и Всистем иммунитета значениями некоторых иммунолог
15425. Семинар. Иммунитет. Т- и В-системы иммунитета. Кооперация клеток в ходе иммунного ответа. Иммунологическая память. Иммунологическая толерантность 76.5 KB
  ЗАНЯТИЕ 16 Тема занятия: Семинар. Иммунитет. Т и Всистемы иммунитета. Кооперация клеток в ходе иммунного ответа. Иммунологическая память. Иммунологическая толерантность. Гиперчувствительность немедленного и замедленного типов. Иммунопатология. ...
15426. Бактериологическая лаборатория и правила работы в ней. Классификация микроорганизмов. Морфология бактерий. Методы определения вида микробов. Бактериоскопический метод. Техника микроскопирования с иммерсионной системой 58.5 KB
  ЗАНЯТИЕ 1 ТЕМА ЗАНЯТИЯ: Бактериологическая лаборатория и правила работы в ней. Классификация микроорганизмов. Морфология бактерий. Методы определения вида микробов. Бактериоскопический метод. Техника микроскопирования с иммерсионной системой. УЧЕБНАЯ ЦЕЛЬ ЗАНЯТ...
15427. Бактериоскопический метод. Простые и сложные методы окраски. Окраска по Граму. Структура бактериальной клетки. Методы выявления капсул, жгутиков, спор. Изучение микробов в живом состоянии 57 KB
  ЗАНЯТИЕ 2 ТЕМА ЗАНЯТИЯ: Бактериоскопический метод. Простые и сложные методы окраски. Окраска по Граму. Структура бактериальной клетки. Методы выявления капсул жгутиков спор. Изучение микробов в живом состоянии. УЧЕБНАЯ ЦЕЛЬ ЗАНЯТИЯ: Продолжить изучение бактериос
15428. Действие физических и химических факторов на микроорганизмы. Стерилизация. Методы стерилизации. Дезинфекция. Основные группы дезинфицирующих и антисептических веществ, механизм их антибактериального действия 67 KB
  ЗАНЯТИЕ 3 ТЕМА ЗАНЯТИЯ: Действие физических и химических факторов на микроорганизмы. Стерилизация. Методы стерилизации. Дезинфекция. Основные группы дезинфицирующих и антисептических веществ механизм их антибактериального действия. Физиология бактерий. Питание мик...
15429. Характер роста микробов на жидких и плотных питательных средах. Колонии микроорганизмов. Пигментообразование у бактерий. Бактериологический метод 28 KB
  ЗАНЯТИЕ 4 ТЕМА ЗАНЯТИЯ: Характер роста микробов на жидких и плотных питательных средах. Колонии микроорганизмов. Пигментообразование у бактерий. Бактериологический метод второй этап. Выделение чистой культуры бактерий. УЧЕБНАЯ ЦЕЛЬ ЗАНЯТИЯ: Изучить характер рос
15430. Ферменты бактерий. Изучение ферментативной активности микроорганизмов. Дыхание бактерий. Методы культивирования и выделения чистой культуры анаэробов 35.5 KB
  ЗАНЯТИЕ 5 ТЕМА ЗАНЯТИЯ: Ферменты бактерий. Изучение ферментативной активности микроорганизмов. Дыхание бактерий. Методы культивирования и выделения чистой культуры анаэробов. УЧЕБНАЯ ЦЕЛЬ ЗАНЯТИЯ: Ознакомиться с ферментами бактерий. Изучить методы определения ф
15431. Вирусы, их структура. Вирусы бактерий – фаги. Фаги вирулентные и умеренные, их взаимодействие с бактериальной клеткой 35.5 KB
  ЗАНЯТИЕ 6 ТЕМА ЗАНЯТИЯ: Вирусы их структура. Вирусы бактерий – фаги. Фаги вирулентные и умеренные их взаимодействие с бактериальной клеткой. Изменчивость микроорганизмов. Фенотипическая и генотипическая изменчивость. УЧЕБНАЯ ЦЕЛЬ ЗАНЯТИЯ: Изучить строение вирус...