85855

Разработка принципиальной электрической схемы устройства суммирования двоичных чисел с параллельным переносом

Курсовая

Коммуникация, связь, радиоэлектроника и цифровые приборы

Разработать принципиальную электрическую схему устройства суммирования двоичных чисел с параллельным переносам в соответствии с заданной структурной схемой лист 1 на микросхемах схематехники КМОП. Описать принцип построения и разработать в базисе ИНЕ логическую схему четырехразрядного двоичного...

Русский

2015-03-31

821.57 KB

16 чел.

1 ОПИСАТЕЛЬНЫЙ РАЗДЕЛ

1.1 Постановка задачи

Разработать принципиальную электрическую схему устройства суммирования двоичных чисел с параллельным переносам в соответствии с заданной структурной схемой (лист 1) на микросхемах схема-техники КМОП.

Описать принцип построения и разработать в базисе «И-НЕ» логическую схему четырехразрядного двоичного сумматора с параллельным переносам.

Предусмотреть ввод слагаемого А и ввод слагаемого В. Для ввода слагаемого А использовать вычисляющий счетчик (), для ввода слагаемого В использовать регистр сдвига влево () и выполнить сложение чисел А и В полученных в двоичной системе счисления. Обозначить разряды слагаемых

Выполнить полный синтез четырехразрядного двоичного сумматора () для значений слагаемых А=Е и В=9, заданных в шестнадцатеричной системе счисления.

Построить регистр памяти (), который используется для вывода результата сложения двух заданных чисел без учета переноса.

Осуществить выбор триггера переноса (), который служит для учета переноса возникающего в результате суммирования чисел А и В.

1.2 Краткое техническое описание

Все цифровые устройства выполняют действие над величинами представленными в двоичной системе счисления, поэтому слагаемое  и  должны быть преобразованы из шестнадцатеричной системы счисления в двоичную.

2 РАСЧЕТНЫЙ РАЗДЕЛ

2.1 Сложение чисел А и В

Разберем процесс суммирования чисел А=Е и В=9 заданный в шестнадцатеричной системе счисления.

Представим числа в двоичной системе счисления

1

1

1

0

1

0

0

1

Выполним суммирование

Таким образом, полный результат суммирования A + B = , так как имеется перенос P в пятый разряд.

Запишем принятых обозначений

+

1

1

1

0

1

0

0

1

1

0

1

1

- сумма

1

         - второе слагаемое

- первое слагаемое

Сумма образуется как результат поразрядного суммирования двух заданных чисел. Разряды суммы обозначены соответственно S4, S3, S2, S1, S0.

2.2 Синтез счетчика

Счетчик в устройствах суммирования двоичных чисел нужен для того, чтобы представить .

Числа в счетчике представляются отдельными комбинациями состояний триггеров. При поступлении на вход очередного импульса вычитающем счетчике устанавливается новая комбинация состояний триггеров соответствующая числу на единицу меньше предыдущего числа.

Выполним синтез недвоичного счетчика на D триггерах с коэффициентом счета  при использовании карт Вейча – Карно.

Необходимое число триггеров будет определяться как минимальное n удовлетворяющее неравенству . В данном случае число триггеров n = 4.Таблица переходов счетчика предоставлена таблицей 1.

Таблица 1 – Таблицы переходов счетчика

Номер индекса

Состояние триггера

Текущее

Последующее

1

1

1

1

0

1

1

0

1

2

1

1

0

1

1

1

0

0

3

1

1

0

0

1

0

1

1

4

1

0

1

1

1

0

1

0

5

1

0

1

0

1

0

0

1

6

1

0

0

1

1

0

0

0

7

1

0

0

0

0

1

1

1

8

0

1

1

1

0

1

1

0

9

0

1

1

0

0

1

0

1

10

0

1

0

1

0

1

0

0

11

0

1

0

0

0

0

1

1

12

0

0

1

1

0

0

1

0

13

0

0

1

0

0

0

0

1

14

0

0

0

1

0

0

0

0

15

0

0

0

0

1

1

1

0

В счетчике  имеют пятнадцать состояний, при чем каждый пятнадцатый импульс сбрасывает счетчик в исходное состояние. Переход счетчика из текущего в последующее состояние связан с переключением триггера. Для переключения триггера в требуемое состояние на его входах D необходимы определенные уровни сигнала. В таблице 2 приведены все возможные переходы состояний триггера и требуемые для этих переходов уровни сигнала на входах D.

Таблица 2 – Таблица переходов D триггера

Вид перехода

Логические уровни на входах

D

0 – 0

0

0 – 1

1

1 – 0

0

1 - 1

1

Таблица 2 построена в предположении, что С = 1. Под действием активных сигналов на входе С счетчик переходит из одного состояния в другое (то есть от одной комбинации состояний триггеров к другой).

На основании таблицы 1 и 2 составим таблицу возбуждения памяти триггеров, в которой, кроме текущего и последующего состояний, указаны значения сигналов возбуждения на входах D каждого триггера, обеспечивающий переход счетчика в последующее состояние (см. таблицу 3).

                 

Таблица 3 – Таблица переходов счетчика на D триггерах

Номер импульса

Состояние триггеров счетчика

1

1 – 1

1

11

1

10

0

01

1

2

1  1

1

1 1

1

00

0

1 – 0

0

3

1 – 1

1

1 – 0

0

01

1

01

1

4

1 – 1

1

0 – 0

0

11

1

1 – 0

0

5

11

1

00

0

10

0

01

1

6

11

1

00

0

00

0

1 – 0

0

7

1 – 0

0

0 – 1

1

01

1

01

1

8

0 – 0

0

1 – 1

1

11

1

1 – 0

0

9

0 – 0

0

1 1

1

10

0

01

1

10

0 – 0

0

11

1

00

0

1 – 0

0

11

0 – 0

0

1 – 0

0

01

1

01

1

12

0 – 0

0

0 – 0

0

11

1

1 – 0

0

13

0 – 0

0

0 – 0

0

1 – 0

0

01

1

14

0 – 0

0

0 – 0

0

0 – 0

0

1 – 0

0

15

0 – 1

1

0 – 1

1

0 – 1

1

00

0

По таблице 3 построим диаграммы Вейча – Карно. Количество диаграмм определяется произведением числа используемых в устройстве триггеров на количество информационных входов D. Поскольку число триггеров равно четырем, то диаграмм четыре, так как. в D триггере присутствует только один информационный вход D.

Для упрощения процесса заполнения карт Вейча – Карно составим шаблон по текущему состоянию таблице 1 (см. рисунок 2).

00

01

11

10

00

15

14

12

13

01

11

10

8

9

11

3

2

-

1

10

7

6

4

5

Рисунок 2 – Шаблон

Карты Вейча – Карно для счетчика с  предоставлены на рисунке 3. 

00

01

11

10

00

1

0

1

0

01

1

0

1

0

11

1

0

-

0

10

1

0

1

0

 

00

01

11

10

00

0

0

0

1

01

1

0

0

1

11

1

0

-

1

10

1

0

0

1


00

01

11

10

00

1

0

0

0

01

0

0

0

0

11

1

1

-

1

10

0

1

1

1

 

00

01

11

10

00

1

0

0

0

01

0

1

1

1

11

0

1

-

1

10

1

0

0

0

Рисунок 3 – Диаграммы Вейча – Карно для входов счетчика

По диаграммам Вейча – Карно записываем логические выражения для функций возбуждения входов D всех триггеров счетчика в МДНФ.

  1.    

(2)

(3)

(4)

Переведем полученные выражения в базис «И-НЕ».

(5)

(6)

(7)

(8)

Построим логическую схему счетчика в базисе «И-НЕ» по полученному выражению (см. рисунок 4).

Рисунок 4 - Логическая схема счетчика в базисе «И-НЕ»

Выберем следующие микросхемы серии К561:

DD1 К561 ЛА7;

DD2 К561 ЛА9;

DD3 К561 ЛА9;

DD4 К561 ЛА8;

DD5 К561 ЛА8;

DD6 К561 ЛА8;

DD7 К561 ТМ2;

DD8 К561 ТМ2.

На выходе четырехразрядного двоичного счетчика (Y1) после просчета одного импульса зафиксируется двоичный код 1110.

2.3 Синтез регистра

Для формирования числа В = 1001 согласно заданию использовать регистр (). В качестве регистра будем использовать регистр сдвига влево построенный на D триггерах. Из предложенного набора микросхем серии К561 выберем триггер К561ТМ2.

Микросхема  К561ТМ2 содержит два двухтактных D триггера.

Условно графическое обозначение (УГО) триггера приведено на русинке 5.

К561ТМ2

Рисунок 5 – УГО триггера

Назначение выводов микросхем:

1,3 – прямы выходы;

2,12 – инверсные выходы;

3,11 – входы синхронизации;

4,6,8,10 – установочные входы;

5,9 – информационные входы;

7 – общий;

14 – питание.

Двухтактный D-триггер работает следующим образом. По фронту первого импульса на входе С логический уровень присутствовавший на входе D записывается в первый однотактный D триггер. По фронту второго импульса синхронизации на выходе Q устанавливается уровень, присутствовавший на входе D первым импульсом. Таким образом, на выходе двухтактного D триггера сигнал задерживается на один такт.

Входы R и S не зависят от импульса синхронизации (т. е. являются асинхронными) и имеют активные высокие уровни. Поступление высокого уровня на вход S или R устанавливают оба однотактных D триггера соответственно в единицу или ноль не зависимо от сигналов на входе D и C.

Построим таблицу функционирования регистра для числа B = 1001. Для записи числа в регистр левого сдвига необходимо старший разряд числа подавать в младший триггер регистра.

Таблица 4 – Таблица функционирования регистра сдвига влево

Режим работы регистра

Номер импульса

Состояние триггера

Q4

Q3

Q2

Q1

Исходное состояние

0

0

0

0

Режим записи

1

0

0

0

1

2

0

0

1

0

3

0

1

0

0

4

1

0

0

1

Построим для данного регистра схему (см. рисунок 6).

Рисунок 6 – Схема регистра сдвига влево

Выберем следующие микросхемы серии К561 для схемы регистра:

DD10 К561 ТМ2;

DD11 К561ТМ2.

В результате на выходе регистра () будет выдана в двоичном коде число В, представляющая собой следующую запись 1001.

2.4 Выбор сумматора

Микросхема К561 ИМ1 содержит четырехразрядный сумматор со схемой ускоренного переноса. Такая структура повышает быстродействие многоразрядных арифметических узлов состоящих из нескольких сумматоров.

Условно графическое обозначение (УГО) сумматора приведена на рисунке 7.

К561 ИМ1

7

А1

5

А2

SM

3

А3

S1

10

1

А4

S2

11

6

В1

S3

12

4

В2

S4

13

2

В3

15

В4

9

P0

P

14

Рисунок 7 – УГО сумматора

Назначение выводов микросхемы:

1,3,5,7 – входы первого числа;

2,4,6,15 – входы второго числа;

8 – общий;

9 – вход сигнала переноса;

10,11,12,13 – входы суммы чисел;

14 – выход сигнала ускоренного переноса;

16 – питание.

2.5 Синтез четырехразрядного параллельного сумматора

Сумматоры предназначены для выполнения арифметических операций сложения и вычитания, как  в двоичном, так и десятичной системе счисления.

По виду выполняемой операции можно выделить две группы сумматоров:

- сумматоры, выполняющие сложение положительных чисел (без учёта знака числа);

- сумматоры выполняющие операцию сложения положительных и отрицательных чисел. Такие устройства называют сумматорами - вычитателями. Они могут работать в режиме алгебраического (с учётом знака) суммирования и вычитания чисел.

По используемой системе счисления, сумматор, который используется в курсовом проекте, является двоичным, то есть выполняет операции над двоичными числами. Так же существуют и десятичные сумматоры, которые выполняют операции над двоичными числами.

По последовательности выполнения операций во времени выделяют:

- последовательные сумматоры, у которых все разряды складываемых чисел передаются последовательно разряд за разрядом;

- параллельные сумматоры, у которых все разряды складываемых чисел подаются одновременно. Такие сумматоры строятся на комбинационных устройствах.

Среди двоичных сумматоров различают одноразрядные и многоразрядные. Одноразрядные служат основой построения многоразрядных. Многоразрядные сумматоры бывают с параллельным и последовательным переносом.

Четырёхразрядный двоичный сумматор с параллельным переносом () предназначен для суммирования четырёхразрядных чисел А и В представленных разрядами А3…А0 и В3…В0. На выходе сумматора формируется четырёхразрядная сумма S представленная разрядами S3S0, а также перенос Р представленный разрядом S4.

Работа устройства синхронизируется тактовыми синхроимпульсами Uс причём ввод слагаемых осуществляется по отрицательному перепаду сигнала синхронизации. Суммирование – при низком уровне сигнала синхронизации, а вывод результата по положительному перепаду.

Временная диаграмма, поясняющая процесс функционирования устройства представлена на рисунке 8.

Рисунок 8 – Временная диаграмма поясняющая процесс функционирования устройства

В момент времени t1, по отрицательному перепаду тактового импульса начинается ввод слагаемого. К моменту времени t2 ввод заканчивается и начинается суммирование. К моменту времени t3 суммирование заканчивается и по положительному перепаду сигнала синхронизации Uс результат суммирования записывается в регистр () и триггер переноса ().

Суммирование многоразрядных двоичных чисел производится путём поразрядного сложения с учётом переноса между разрядами.

Полные одноразрядные сумматоры используются в многоразрядных при сложении разрядов двоичных чисел начиная с первого. Поэтому основным узлом многоразрядных сумматоров является одноразрядный полный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел Аi и Вi, переносом из младшего разряда Сi, образуя на выходе значения суммы Si и переноса в старший разряд Ci+1. В таблице 5 приведена таблица истинности одноразрядного сумматора.

Таблица 5 – Таблица истинности одноразрядного сумматора

Входы

Выходы

Сi

Bi

Ai

Ci+1

Si

0

0

0

0

0

0

0

1

0

1

0

1

0

0

1

0

1

1

1

0

1

0

0

0

1

1

0

1

1

0

1

1

0

1

0

1

1

1

1

1

Как видно из таблицы 5 при Ci=0, полный сумматор выполняет функции полусумматора.

Логические функции для выходов Si и Ci+1 одноразрядного сумматора запишем в совершенной дизъюнктивной нормальной форме по данным таблицы 5. Они будут иметь вид

; (9)

                                            . (10)

Карта Вейча - Карно для минимизации выражения переноса Ci+1 в i+1-й разряд представлена на рисунке 8.

Bi Ai

10

11

01

00

Ci

0

0

0

1

0

1

0

1

1

1

Рисунок 8 – Карта Вейча - Карно для минимизации выражения переноса

                                         (11)

Применив теорему Моргана, выходной сигнал переноса будет выглядеть следующим образом.

(12)

Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор не учитывая знак переноса (С0).

Многоразрядные двоичные сумматоры выполняют операцию сложения двух операндов, каждый из которых представляет собой n-разрядное двоичное число. Согласно заданию курсового проекта будет использоваться сумматор с параллельным переносом, то есть одновременно будут формироваться переносы для нескольких разрядов. Для этого выходной сигнал переноса запишем следующим образом.

                                         , (13)

где  – функция генерации переноса;

– функция распространения  переноса.

Из формулы (13) следует, что:

- сигнал  генерируется при наличии обоих сигналов в данном разряде (то есть перенос происходит при ), независимо от результата переноса и соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов;

- сигнал  разрешает прохождение переноса  на выходе.

Таким образом, сигнал переноса в каждом разряде формируется одновременно в соответствии с формулой (13) имеют вид.

; (14)

; (15)

                             . (16)

В общем виде получаем

(17)

Для образования переносов C1, C2,…, Ci+1 необходимо предварительно получать функции P1 и G1 для каждого разряда, для этого на логической схеме сумматора выведены отдельно шины P и G. Как видно из формулы (17) сложность функции и соответственно схем формирования переноса C1+1 быстро возрастает при увеличении числа разрядов i, поэтому данный способ используется при .

Устройство, реализующее формулы (14) - (17) называются схемой ускоренного переноса (СУП).

Полученные формулы (14) - (16) свидетельствуют о том, что для получения сигнала переноса Ci+1 достаточно располагать функциями Gi и Pi , поскольку сигнал внешнего переноса C0 в младшем разряде отсутствует. Суммирование младших разрядов A0 и B0 будем производить, используя полусумматор, следовательно, для построения схем многоразрядного сумматора шина C0 не нужна.

Сигналы переноса являются двухступенчатыми комбинационными устройствами, в первой ступени которых формируются логические произведения, а во второй – логические суммы.

Поэтому можно считать, что сигналы всех переносов будут сформированы одновременно и за более короткий промежуток времени, чем в схеме многоразрядного сумматора с последовательным переносом. Рассмотренный способ формирования переносов называется параллельным, а сумматор построенный по данному способу – сумматором с параллельным переносом.

Функции переноса имеют ДНФ и могут быть реализованы элементами «И» и «ИЛИ» однако у этих элементов недостаточное число входов, требуемое для построения схемы многоразрядного сумматора, поэтому предпочтительна схема на элементах «И - НЕ» (от данных элементов до восьми входов). Переведем полученные выражения переноса в базис «И - НЕ».

; (18)

; (19)

. (20)

Логическая схема четырехразрядного параллельного сумматора приведена на рисунке 10.

Рисунок 10 – Логическая схема четырехразрядного параллельного сумматора

Выберем следующие микросхемы серии К561 для схемы сумматора:

DD12 К561 ЛА7;

DD13 К561 ЛА7;

DD14 К561 ЛА7;

DD15 К561 ЛА7;

DD16 К561 ЛА8;

DD17 К561 ЛА8;

DD18 К561 ИМ1;

DD19 К561 ИМ1;

DD20 К561 ИМ1;

DD21 К561 ИМ1.

2.6 Построение регистра результата

В качестве регистра (), который использовался для выдачи конечного результата суммирования двоичных чисел A и B без учета переноса, будет использоваться регистр памяти. Построим регистр памяти на D-триггерах, в которых запись и считывание будет производиться в параллельном коде, то есть во все разряды одновременно.

Логическая схема четырехразрядного регистра памяти приведена на рисунке 10.


Рисунок 10 – Логическая схема регистра результата

Выберем следующие микросхемы серии К561 для схемы регистра результата:

DD22 К561 ТМ2;

DD23 К561 ТМ2;

DD24 К561 ЛА9.

В данный регистр информация записывается во все разряды одновременно, то есть параллельным кодом.

В качестве управляющего входа «Запись» используется вход синхронизации C (если активный сигнал не поступает, устанавливается режим хранения).

Считывание из триггеров регистра осуществляется с использованием элементов «И-НЕ».

В данном случае считывание происходит в прямом коде. При отсутствии сигнала на входе «Считывание» на прямых выходах триггеров регистра устанавливаются логические нули. При подаче на вход «Считывание» активного сигнала (логическая «1») число считывается из триггеров регистра (0011).

2.7 Выбор триггера переноса

Для учета переноса, возникшего при сложении чисел A и B, был выбран триггер переноса ().

Из предложенного набора микросхем К561 выбран триггер переноса К561 ТВ1.

Микросхема К561 ТВ1 представляет собой два независимых  JK-триггера.

Условно-графическое обозначение (УГО) триггера переноса приведено на рисунке 11.

К561 ТВ1

S1

TT

TT

1  Q1

2  

J1

C1

K1

R

S2

15   Q2

J2

C2

K2

14

R

7

6

3

5

4

9

10

13

11

12

Рисунок 11 – УГО триггера переноса

Назначение выводов микросхем:

1,15 – прямые выходы;

2,14 – инверсные выходы;

3,13 – входы синхронизации;

4,7,9,12 – асинхронные входы;

5,6,10,11 – синхронные входы;

8 – общий;

16 – питание.

При поступлении высокого уровня на один из входов R или S триггер переключается соответственно в «0» или «1». Если высокий уровень присутствует на обоих входах R и S, то на выходах Q и  также будут высокие уровни.

Входы J и K являются синхронными с входом С. Присутствие высокого уровня на входах J и K приводит к переключению триггера соответственно в «1» или «0», по переднему фронту импульса синхронизации на входе С.

При одновременном присутствии высоких уровней на входах J и K триггер будет изменять свое состояние на противоположное при каждом поступлении импульса синхронизации, то есть осуществлять синхронный счетный режим.

При соединении входов J, К и С вместе и подачи на них входных импульсов с достаточно крутыми фронтами будет осуществлять асинхронный счетный режим, то есть переключение триггера в противоположное состояние при подачи каждого входного импульса.



 

А также другие работы, которые могут Вас заинтересовать

51021. Анализ финансового состояния предприятия ООО “Вожегалес” 211.5 KB
  Главная цель анализа - своевременно выявлять и устранять недостатки в финансовой деятельности и находить резервы улучшения финансового состояния предприятия и его платежеспособности. При этом необходимо решать следующие задачи...
51022. Проверка независимости момента сил трения Мтр. от угловой скорости вращения блока 114.5 KB
  Пусть мы измерили t1 движения груза массой m на заданном перемещении Н при радиусе намотке r1, а затем время t2 движения того же груза на том же перемещении при радиусе намотки r2. Положение грузов в обоих случаях не менялось. Тогда при постоянстве Мтр получим...