86146

4-х разрядный сдвиговый регистр

Курсовая

Коммуникация, связь, радиоэлектроника и цифровые приборы

Требуемые результаты работы Необходимо провести моделирование заданной схемы, если потребуется, внести исправления в схему, а также построить обнаруживающий тест с максимальной полнотой. Анализ рабочего задания. Исходная схема удовлетворяет ТЗ.

Русский

2015-04-03

1.34 MB

6 чел.

КУРСОВАЯ РАБОТА

по дисциплине «моделирование»

на тему

«4-х разрядный сдвиговый регистр»

Вариант 25

Руководитель темы                                                                    ____________ Гоманилова Н.Б.

Исполнитель                                                                               _______________Ковалев Т.А.


ОГЛАВЛЕНИЕ

[1]
ОГЛАВЛЕНИЕ

[1.1] Исходная схема ЦУ.

[1.2]
Временная диаграмма входных сигналов.

[1.3] Режимы работы схемы

[1.4] Требуемые результаты работы

[1.5] Схема ЦУ в базовых элементах после доработки

[1.6]

[1.7] Результаты логического моделирования

[2]
РАЗРАБОТКА ОБНАРУЖИВАЮЩЕГО ТЕСТА

[2.1] Оценка полноты теста по начальным воздействиям

[2.2] Оптимизация теста

[3]
РАЗРАБОТКА ТЕСТА С НУЛЯ

[3.1] Такты: 1-2

[3.2] После первого такта

[3.3]
После второго такта

[3.4] Такты: 1-18

[3.5] После четвёртого такта (т.к. в 3-м ничего не проверяется.)

[3.6]
После пятого

[3.7] После шестого

[3.8]
После восьмого (т.к. в седьмом ничего не проверяется)

[3.9] После девятого

[3.10]
После десятого

[3.11] После двенадцатого (т.к. в 11-м ничего не проверяется)

[3.12]
После 13-го

[3.13] После 14-го

[3.14] После 16-го (т.к. в 15 ничего не проверятся)

[3.15]
После 17-го

[3.16] После 18-го

[3.17] Такт №1-26

[3.18] После 20-го

[3.19] После 22-го

[3.20] После 24-го

[3.21] После 26-го

[3.22]
Такт №1-34

[3.23] После 29-го

[3.24] После 33-го

[3.25] После 37-го

[3.26] После 41-го

[3.27] После 45-го

[3.28] После 49-го

[3.29]
После 53-го

[3.30] После 57-го

[3.31] Окончательный тестовый набор


ТЕХНИЧЕСКОЕ ЗАДАНИЕ НА КУРСОВУЮ РАБОТУ

  1.  Провести анализ заданной схемы на предмет корректности её работы в установленных режимах. При необходимости внести исправления в схему.

  1.  Разработать обнаруживающий тест с использованием системы схемотехнического проектирования "Мозаика".

Исходная схема ЦУ.


Временная диаграмма входных сигналов.

                           

Режимы работы схемы

  1.  Все переключения триггеров осуществляются по положительному фронту на входе С.
  2.  ВЫХоды триггеров обнуляются при логическом «0» на выходе R.
  3.  Запись данных с выходов D0-D3 (параллельная загрузка) осуществляется при логической «1» на входе E и положительном фронте на входе С.
  4.  При SDV= «1» и логическом «0» на выходе E Выход Q0 устанавливается в «1».
  5.  Сдвиг данных происходит при E= «0» и положительном фронте на C.

Требуемые результаты работы

Необходимо провести моделирование заданной схемы, если потребуется, внести исправления в схему, а также построить обнаруживающий тест с максимальной полнотой.

Анализ рабочего задания.

Исходная схема удовлетворяет ТЗ. Однако временная диаграмма режимы работы не отражает, составами новую временную диаграмму.


ПОДГОТОВКА СХЕМЫ К ЛОГИЧЕСКОМУ МОДЕЛИРОВАНИЮ

Схема ЦУ в базовых элементах после доработки

Временная диаграмма


Результаты логического моделирования

По результатам логического моделирования после внесенных изменений схема работает корректно.


РАЗРАБОТКА ОБНАРУЖИВАЮЩЕГО ТЕСТА

Оценка полноты теста по начальным воздействиям

При использовании для обнаруживающего теста набора входных сигналов, аналогичных временной диаграмме, использованной для проверки корректности работы схемы, полнота обнаруживающего теста достигает приблизительно 60%.

Оптимизация теста

Откажемся от полученных входных наборов и начнём строить тест с 0-го такта. Из-за особенности схемы – того, что запись/чтение происходит только по одному из 4-х адресов тестовые наборы заведомо получатся длинными.

Первым тактом обнулим триггеры.

В тактах – 2-8 записываем/считываем данные в/из триггеров проверяем разъёмы D0-D3 на постоянный "0" также попутно проверяем с 1-го по 3-й входы первого набора элементов 4И, т.е. тех, на которые поступают сигналы B1,!B1,B2,!B2,OTKL.

В 9-м такте дополнительно проверяем разъём R на постоянную "1".

В такты 10-13 на OTLK подаётся “1”, переключаем B1,B2 и записываем с входов D0-D3 в соответсвующих тактах "0", т.о. до поверяем 4-й вход первого набора элементов 4И.

     Все последующие такты проверяют входы А1,!А1,А2,!А2 второго набора элементов 4И, для этого два раза записываем данные в один и тот же регистр, а считываем инвертируя один из входов Ах.


РАЗРАБОТКА ТЕСТА С НУЛЯ

Такты: 1-2

Как написано выше, первым тактом обнулим триггеры, подав на вход R=0, вторым установим выходы в "1" подав на S=0. Все остальные сигналы в этих тактах установим в “0”. Соответственно в первом такте проверяются следующие неисправности постоянного «0»: (10/6  11/6 12/6 13/6)-выходы !Q триггеров S/RAZ и постоянной «1»: 17/5 (18/1 18/2 19/1 19/2 20/1 20/2 21/1 21/2)-входы элементов 2ИЛИ Q0/RAZ Q1/RAZ Q2/RAZ Q3/RAZ.

Второй такт проверяет на постоянный «0»: (1/2 2/2 3/2)-выходы элементов НЕ 17/6 (10/5 11/5 12/5 13/5)- выходы Q триггеров (19/3 20/3 21/3)-выходы элементов 2ИЛИ R/RAZ и постоянную «1»: (1/1 2/1 3/1)-входы элементов НЕ (10/4 10/1 11/4 11/1 12/4 12/1 13/4 13/1) R и S входы триггеров !Q0/RAZ !Q1/RAZ !Q2/RAZ !Q3/RAZ .

После первого такта


После второго такта

Такты: 1-18 

С этих тактов (с 3-го по 17-й) начинаем последовательно записывать и считывать «1» с информационных входов D в триггеры по всем 4-м адресам. Тем самым, проверяя эти входы D на постоянный «0». Для записи/чтения информации из регистров мы модулируем сигнал OTKL, а также устанавливаем адреса регистров с помощью сигналов с входов A1,A2,B1,B2 т.о. мы будем проверять элементы, на которые заведены (напрямую или косвенно) вышеописанные сигналы.


На 3-4-м такте проверяем на постоянный «0»: 6/6 OTKL/RAZ B1/RAZ B2/RAZ D0/RAZ и на постоянную «1» 7/2 8/1

На 5-м такте проверяем на постоянный «0»: 14/6 18/3 A1/RAZ A2/RAZ.

На 6-м такте проверяем на постоянную «1»  6/4 14/5.

Суммируя проверенные неисправности в тактах 3-6 легко заметить, что были проверены неисправности по цепочке в следующих элементах: 6, 14, 18 т.е. мы «протолкнули» предполагаемую неисправность на выход. Попутно мы проверили по одному из входов двух других элементов: 7, 8.

На 7-8-м такте проверяем на постоянный «0»: 5/2 7/6 D1/RAZ и на постоянную «1» 5/1 6/2 9/1 11/1

На 9-м такте проверяем на постоянный «0»: 15/6.

На 10-м такте проверяем на постоянную «1»  7/4.

Продолжаем проверять входы/выходы элементов из цепочки.

На 11-12-м такте проверяем на постоянный «0»: 4/2 8/6 D2/RAZ и на постоянную «1» 4/1 6/1 9/2

На 13-м такте проверяем на постоянный «0»: 16/6.

На 14-м такте проверяем на постоянную «1»  8/4.

На 15-16-м такте проверяем на постоянный «0»: 9/6 D3/RAZ и на постоянную «1» 7/1 8/2

На 17-м такте проверяем на постоянный «0»: 17/6.

На 18-м такте проверяем на постоянную «1»  9/4.

Если посмотреть последовательно такты 5, 9, 13, 17 а также 6, 10, 14, 18 легко увидеть зависимость – проверяются выходы второй четвёрки элементов 4И, а также 3-й вход первой четвёрки элементов 4И (на который поступает сигнал OTKL).

Итак, мы закончили второй шаг моделирования.

После четвёртого такта (т.к. в 3-м ничего не проверяется.)


После пятого

После шестого


После восьмого (т.к. в седьмом ничего не проверяется)

После девятого


После десятого

После двенадцатого (т.к. в 11-м ничего не проверяется)


После 13-го

После 14-го

После 16-го (т.к. в 15 ничего не проверятся)


После 17-го

После 18-го

Такт №1-26

Цель тактов 19-26 допроверить входы первой четвёрки элементов 4И, на которые поступают информационные входы D на постоянную «1». Для этого последовательно запишем в каждый из триггеров «0»-ли с этих входов D.

После 20-го 

После 22-го 

После 24-го 

После 26-го 


Такт №1-34

Осталось проверить входы, 2 и 3 второй четвёрки элементов 4И, на которые поступают сигналы A1,!A1,A2,!A2. Для этого будем проталкивать нужную неисправность с начала схемы. Так в такте 28-29 мы производим запись по адресам B1=1 B2=1, а читаем по A1=0, A2=1, тем самым проверяя вход А1 элемента 14 на постоянную «1». Общий алгоритм этих тактов – записываем последовательно по адресам B1B2, а при считывании последовательно инвертируем сначала A1 потом А2. т.е. (A1=!B1 A2=B2) и (A1=B1 A2=!B2).

После 29-го

После 33-го 

После 37-го 

После 41-го 

После 45-го 

После 49-го 


После 53-го 

После 57-го 

Окончательный тестовый набор


Итоговый тестовый набор имеет полноту ~96%
ВЫВОДЫ.

В работе было проведено моделирование и отладка 4х разрядного регистра с мультиплексированием на входе и отключением на выходе. Для анализа работы схемы в целом и отдельных ее элементов было использовано логическое моделирование с помощью системы схемотехнического проектирования "Мозаика". Полученные временные диаграммы входов и выходов полностью иллюстрируют работу данного устройства.

Также был разработан тест, позволяющий выявить 96% неисправностей типа "константа 0" или "константа 1". Оставшиеся неисправности не представляется возможным обнаружить. 21 имеет отключение на выходе и момент необходимый для проверки оказывается в отключенном состоянии. А элементы 14, 15, 16, 17 не могут быть проверены из-за особенностей подключения (нельзя одновременно записывать и считывать из триггера).


 

А также другие работы, которые могут Вас заинтересовать

19792. Текстові компоненти Label, Edit, Memo 26.5 KB
  Текстові компоненти Label Edit Memo Компоненти керування стандартні для Windows інтерфейсні елементи такі як головне і спливаюче меню кнопка однорядковий і багаторядковий редактори перемикачі мітки списки і деякі інші компоненти що застосовуються найчастіше. Компонен
19793. Файловий ввід/вивід. Поняття потока. Класс TFileStream 27 KB
  Файловий ввід/вивід. Поняття потока. Класс TFileStream. Файловий вводвивод реалізується по поточним стандартам.Наприклад Мова Сі абстрагує всі файлові операції перетворюючи їх на операції з потоками байтів які можуть бути як потоками введення так і потоками виведе
19794. Требования, предъявляемые к современным вычислительным сетям 17.73 KB
  Требования предъявляемые к современным вычислительным сетям Главным требование обеспечение пользователям потенциальной возможности доступа к разделяемым ресурсам всех компьютеров объединенных в сеть. Все остальные требования производительность надежность сов
19795. Основні методи комутацій. Методи передачі даних 18.59 KB
  Існують три принципово різні схеми комутації абонентів у мережах: комутація каналів circuit switching комутація пакетів packet switching і комутація повідомлень message switching. Мережа з комутацією каналів вид телекомунікаційної мережі у якій між двома вузлами мережі повинне б...
19796. Моделі OSI. Рівень моделі OSI, їх призначення 19.93 KB
  Модель OSI англ. Open Systems Interconnection Reference Model модель взаємодії відкритих систем абстрактна модель для мережних комунікацій і розробки мережевих протоколів. Представляє рівневий підхід до мережі. Кожен рівень обслуговує свою частину процесу взаємодії. Завдяки такій структ
19797. Апаратні та програмні компоненти ЛОМ 15.56 KB
  Весь комплекс програмноапаратних засобів мережі може бути описаний багатошаровою моделлю що складається з шарів:комп'ютери чи комп'ютерні платформи;комунікаційне обладнання;операційні системи;мережеві додатки.Комп'ютериВ основі будьякої мережі лежить апаратний шар
19798. Архітектура, основні поняття і визначення глобальних мереж 19.54 KB
  Комунікаційна мережа система що складається з об'єктів що здійснюють функції генерації перетворення зберігання і споживання продукту званих пунктами вузлами мережі і ліній передачі зв'язків комунікацій з'єднань що здійснюють передачу продукту між пунктами.Відм...
19799. Базові технології локальних мереж 30.5 KB
  Базові технології локальних мереж В локальних мережах як правило використовується середовище передачі даних моноканал що розділяється і основна роль відводиться протоколам фізичного і канального рівнів оскільки ці рівні найбільшою мірою відображають специфік