987

Проектирование сопроцессора для умножения чисел в обратном коде

Курсовая

Коммуникация, связь, радиоэлектроника и цифровые приборы

Разработка функциональной схемы операционного автомата. Особенности реализации Узлов спецпроцессора выполненных на реальных микросхемах. Разработка структурной схемы управляющего автомата. Описание функциональных узлов операционного автомата.

Русский

2013-01-06

417.5 KB

35 чел.

Министерство общего образования Р.Ф.

Красноярский Государственный Технический Университет

                                     

                                                                                               

                                                                                            

Кафедра:

Вычислительной техники

 

                                             

Пояснительная записка к курсовому проекту

по дисциплине «Прикладная теория цифровых автоматов».

Тема: проектирование сопроцессора для умножения чисел в обратном коде.

Выполнил :

Кович Владимир

Группа :

В921

Проверил :

Цокур Э. А.

                                                                                                                   

г. Красноярск, 2009 г.


1. Техническое задание

       Разработать специализированный процессор, выполняющий арифметическую операцию умножения двух  двоичных чисел . Операнды в спецпроцессор поступают в прямой кодировке, операцию умножения необходимо выполнить в обратной кодировке, результат выдать в прямой кодировке.

Разрабатываемый узел должен быть конструктивно и схемотехнически реализован в виде автономного блока  подключаемого на внешний интерфейс с двунаправленной десятиразрядной шиной данных (D0,…, D9),тремя управляющими сигналами (X1- запись, X2- чтение, RESET), двумя информационными сигналами (Y1- готовность к приему, Y2- готовность к передаче), а также тактовым входом С.

Данные на линиях шины данных D0…D9 передаются в прямом коде,  сигналы управления (X1, X2) и информационные выходы (Y1, Y2) работают по активному высокому потенциалу. Для входов необходимо подать сигнал до операции ввода-вывода и снять по ее завершении. Сигнал на выходах появляется при переходе автомата в состояние ожидании операции ввода-вывода и снимается после ее завершения или при поступлении сигнала сброса. Вход RESET является импульсным и инверсным, т.е. активным является низкий потенциал.

Внутренняя структура спецпроцессора включает в себя набор входных и выходных регистров, операционный автомат (ОА) и управляющий автомат(УА). Операционный автомат представляет собой асинхронную комбинационную схему работающую под управлением УА и выполняющую операцию умножения. Управляющий автомат представляет собой микропрограммное устройство с естественной адресацией, выполняющее, руководствуясь сигналами Х, условный  алгоритм записанный в ПЗУ, и выдающее управляющие сигналы Y.

Числа подаваемые на шину автомата имеют разрядность 10 бит и представлены в модифицированном прямом коде (2 разряда знак 8 разрядов мантисса). В нутрии автомата числа представлены в модифицированном обратном коде. Во время операций ввода-вывода происходит преобразование одного кода в другой.

Операция   умножения протекает в следующем порядке: при появлении сигнала Y1 подается команда Х1 и первый операнд, далее операция повторяется для второго операнда и ожидается окончание операции. По поступлении сигнала Y2 подается команда X2 и с шины снимается старшее слово результата, для младшего слова операция повторяется. После снятия числа, автомат переходит в состоянии готовности к новой операции умножения (готовность к приему операндов).


2. Оглавление

1. Техническое задание 2

2. Оглавление 3

3. Разработка функциональной схемы операционного автомата 4

3.1. Общее описание процессора 4

3.2. Описание  функциональных узлов операционного автомата 6

3.3. Список используемых осведомительных сигналов Х 13

3.4. Список использующих управляющих сигналов Y 14

4. Разработка функциональной схемы ОА 15

4.1. Особенности реализации Узлов спецпроцессора выполненных на реальных микросхемах 15

4.2. Описание используемых интегральных схем 17

4.3. Расчет потребляемой мощности и оценка быстродействия разработанной схемы 23

5. Разработка алгоритма работы и схемы УА 24

5.1. Разработка машинного алгоритма управления ОА 24

5.2. Граф – схема машинного алгоритма 25

5.3. Разработка микропрограммы 28

5.4. Таблица потактовой работы спецпроцессора 29

5.5. Разработка структурной схемы управляющего автомата 33

5.6. Прошивка ПЗУ 35

6. Заключение 36

7. Список использованных сокращений 37

8. Список использованной литературы 38

Приложения:

  1.  Чертеж: «Структурная схема ОА».
  2.  Чертеж: «Структурная схема УА».
  3.  Чертеж: «Функциональная схема ОА»
  4.  Чертеж: «Схема подключения специализированного процессора через порт».
  5.  Спецификация: «Операционный автомат. Перечень элементов, лист 1».
  6.  Спецификация: «Операционный автомат. Перечень элементов, лист 2».


3. Разработка функциональной схемы операционного автомата

3.1. Общее описание процессора

    Целью курсового проекта является разработка узла специализированного процессора для умножения двух десятиразрядных чисел на сумматоре обратных кодов. Процессор состоит из двух взаимодействующих частей: операционного и управляющего автоматов. Далее будет рассмотрен первый из них. Структурная схема операционного автомата спецпроцессора представлена на чертеже 1 и будет рассмотрена более подробно в следующем пункте данной главы.  

    Рассмотрим графическое обозначение и внешний интерфейс разрабатываемого устройства.

Рис. 3.1.

Входы спецпроцессора:

  •  LD – сигнал разрешение загрузки очередного операнда с  ШД процессора.
  •  RE – сигнал о чтение слова очередного результата  с ШД процессора.
  •  - инициализация процессора (сброс), запускает микропрограмму с нулевого адреса.
  •  С – вход тактовых синхроимпульсов.

Выходы спецпроцессора:

  •  ЕО – сигнал оповещающий о завершении операции умножения и установки результата на ШД.
  •  LE – сигнал оповещающий о готовности процессора принять очередной операнд с ШД.

шины:

  •  D0…D9 – двунаправленная шина данных процессора. имеет следующую раскладку: D0…D7 – мантисса числа (D7 младший разряд), D8 – старший знаковый разряд, D9 – младший знаковый разряд.

    Обмен данными с процессором происходит по двунаправленной десятиразрядной шине данных. Операнды операции умножения и ее результат передаются в модифицированном прямом коде (два бита знак, восемь бит мантисса). Внутри ОА числа представлены в модифицированном обратном коде. Преобразование  чисел из ПК в ОК и из ОК в ПК осуществляется на аппаратном уровне, и не расходует машинного времени (рабочих тактов). Переполнение разрядной сетки процессора невозможно, так как результат формируется из 2 – х машинных слов и ширина его  равна 2*n, где n – ширина операнда.

    Один из вариантов схемы подключения процессорного устройства показан на чертеже 4. Рассмотрим ее работу более подробно.

    После  включения питания, на вход R подается низкий потенциал, и происходит сброс УА и запуск МП с нулевого адреса. Затем поступает высокий потенциал на вход R и линию I/O, на линиях ШД выставляется первый операнд, а на линиях ША выставляется адрес устройства (он преобразуется на D1 в сигнал выбора устройства). Одновременно с этим  УА выставляет высокий потенциал на выход процессора LE (load enable – готовность к приему данных). Происходит срабатывание ключа D3.2 (элемент 3 – И) и на вход LD (load) устройства приходит сигнал загрузки. Микропроцессор снимает первый операнд с ШД. На ШД выставляется  второй операнд (3 такт после выбора устройства) и  осуществляется его загрузка способом  аналогичным первому. Все действия строго синхронны и занимают по два такта для каждого из чисел, по завершении загрузки адрес устройства снимается с линий ША.

    После загрузки данных происходит операция  умножения, по завершении которой на выход процессора EO (end operation – завершение операции) выставляется высокий потенциал, а на ШД старшее слово результата.

    Через количество тактов, необходимого для завершения наиболее длительного варианта умножения (используются поправки, на каждом цикле выполняется сложение, исправляется «-0»), по линии I/O подеется низкий потенциал, а на линии ША снова выставляется адрес устройства. Одновременно  с подачей адреса происходит снятие первого числа с ШД. На элементе D3.1 формируется сигнал о снятии результата RE (read), и процессор выставляет на ШД младшее слово результата. Снятие младшего слова происходит аналогично старшему, на каждую операцию снятия расходуется по 2 такта машинного времени, по их завершении  процессор снова переходит в состояние готовности к приему операндов. Операцию умножения можно повторять.

    Данная схема включения обладает недостатком: пользователь процессора не знает в каком состоянии он находится в текущий момент, в результате  тратится лишние машинное время из – за ожидания результата.

    

 

3.2. Описание  функциональных узлов операционного автомата

Рис. 3.2.

Дешифратор из ПК в ОК

    Блоки D1 и D2 реализуют схему дешифратора данных, который преобразует машинное слово представленное в прямом коде в слово в обратном коде. Содержит мультиплексор, который имеет две восьмиразрядных группы входов, и сборку из восьми инверторов. Управление мультиплексором производится с помощью управляющего входа Z0. На входы 0 подается мантисса числа установленного на ШД, на входы 1 её инверсное значение. На управляющий вход подается старший разряд знака числа. На выход  мультиплексора в зависимости от знака будет подаваться прямое или обратное значение числа. Данная схема может также преобразовать число из ОК в ПК, что используется при установки результата на внешнюю ШД.

 

Рис. 3.3.

Счетчик циклов

    Трёх разрядный регистр счетчик предназначен для подсчёта количества циклов сложения проводимых при операции умножения. При подаче сигнала R (Y9), происходит сброс счетчика в ноль. По сигналу +1 (y8) содержимое счётчика увеличивается на единицу. При достижении восьми (код «111»), на выходе КС (элемент 3 – И) формируется сигнал достижения границы цикла (X7).

Рис. 3.4.

Регистр множимого А

    Регистр (D3) предназначен для хранения первого операнда (множимого). Имеет разрядность  10 бит из которых 2 отвечают за знак числа. Регистр имеет 10 линий параллельных входов (D0…D9), 10 линий прямых выходов, из которых 8 (Q0…Q7, Q7 - младший) это мантисса, а 2 (Q8, Q9) знак числа. Еще 10 линий выходов передают инверсное значение содержимого регистра (…).

    Регистр имеет управляющий вход S (Y3), разрешающий параллельную запись по синхроимпульсу. Синхронизация происходит по переднему фронту.

  Внутри регистр имеет разрядность не 10, а 9 бит. Это связано с тем, что достаточно хранить лишь старший разряд знака, дублируя его на оба знаковых выхода.

Рис. 3.5.

Регистр множителя В

    Регистр (D4, D5) предназначен для хранения второго операнда (множимого) и младшего слова результата. Имеет разрядность  9 бит из которых 1 отвечает за знак числа. Регистр имеет 9 линий параллельных входов (D0…D8), 9 линий прямых выходов, из которых 8 (Q0…Q7, Q7 - младший) это мантисса, а 1 (Q8) знак числа (X4). Знак числа хранится в отдельном триггере и используется для выбора поправок в процессе умножения.

    Регистр имеет управляющий вход S (Y4), разрешающий параллельную запись по синхроимпульсу. Синхронизация происходит по переднему фронту.

    Вход SL предназначен для подачи бита информации, вдвигаемого в правую часть числа при сдвиге регистра.

    Вход RR (Y5) предназначен для сдвига содержимого регистра (мантиссы) на один разряд в право, в сторону младших разрядов. Знаковый  разряд  в сдвиге не участвует.

Рис. 3.6.

Схема сравнения знаков

    Блок (D7) предназначен для сравнения знаков регистров А и В. Представляет из себя элемент 2 – исключающее ИЛИ. В случае совпадения знаков на выходе (сигнал Х6) формируется ноль, если знаки различны формируется единица.

Рис. 3.7.

Мультиплексор выбора операнда

    Мультиплексор (D6), имеет четыре десятиразрядных группы входов. Управление мультиплексором производится с помощью управляющих входов Z0 (Y6), Z1 (Y7). На выход будет подаваться та группа сигналов, номер которой соответствует двоичному числу, которое подано на управляющие входы.

Таблица 3.1.

Код

Число

00

0

01

1

10

2

11

3

    Рассмотри входы мультиплексора более подробно:

  •  Группа 0 – поправка «-П2».
  •  Группа 1 – поправка «+П2».
  •  Группа 2 – прямые выходы регистра А.
  •  Группа 3 – инверсные выходы регистра А.

    Выходы мультиплексора подаются на вход В сумматора обратных кодов.

    Знак числа подается на линии 0 и 1 входов/выходов мультиплексора, мантисса подается на линии 2…9.

Рис. 3.8.

Сумматор обратных кодов

    Сумматор (D8) предназначен для суммирования двух  десятиразрядных операндов поступающих на входы А0 – А9 и В0 – В9 от регистра накопителя S и мультиплексора  выбора операнда (D6). В сумматоре реализована цепь циклического переноса из старшего знакового разряда в младший значащий разряд сумматора, предназначенная для сложения чисел в обратных кодах.

    Выход сумматора подается на регистр накопления результата S.

Рис. 3.9.

Схема проверки на минус ноль

    Данная схема (D12) предназначена для проверки наличия комбинации «-0» на выходе регистра S. В случае обнаружения данной комбинации, на выходе схемы (X3) появляется единица.

    Внутренняя структура схемы представлена элементом 10 – И и приведена ниже:

Рис. 3.10.

Рис. 3.11.

Регистр накопления результата

  Регистр (D10) предназначен для накопления результатов суммирования и хранения старшего слова результата умножения. Имеет разрядность  10 бит из которых 2 отвечает за знак числа. Регистр имеет 10 линий параллельных входов (D0…D9), 10 линий прямых выходов, знак хранится в двух старших разрядах (линии 0 и 1 входов/выходов регистра).

    Регистр имеет управляющий вход S (Y12), разрешающий параллельную запись по синхроимпульсу. Синхронизация происходит по переднему фронту.

    Вход V (Y10) устанавливает единицу в знаковых разрядах, вход R (Y11) сбрасывает регистр в «+0». Входы имеют более высокий приоритет чем другие управляющие входы.

    Вход SL предназначен для подачи бита информации, вдвигаемой при сдвиге в старший разряд регистра (берется с Q0).

    Вход RR (Y5) предназначен для сдвига содержимого регистра на один разряд в право, в сторону младших разрядов.

    Выход S10 связан с младшим разрядом регистра, и подеется на вход SL регистра В.

Рис. 3.12.

Выходной селектор –  декодер

    Блок состоит из двух частей: селектора (D11) и декодера из ОК в  ПК (D13). Селектор  представляет собой десятиразрядный мультиплексор на две группы входов, имеющий как прямой так и инверсный выходы (на выходы подается только мантисса, знак выводится и мультиплексируются отдельно). На нулевую группу выводов подается регистр S, на первую регистр В. Управляется мультиплексор по входу Z0 сигналом Y13 (0 – проводится регистр S и знак S, 1 – проводится регистр В, а знаковые биты содержат нули). Второй   мультиплексор  предназначен для преобразования числа из ОК в ПК и работает аналогично входному декодеру. Все выходы схемы на внешнюю ШД переводятся в третье состояние (пов. сопротивление) при наличии высокого потенциала на входе процессора LD.

3.3. Список используемых осведомительных сигналов Х

    В следующей таблице приведен список информационных сигналов Х0…Х7, поступающих на входы УА:

Таблица 3.2.

Сигнал

Описание

X0

Безусловный переход по заданному адресу. Сигнал задан внутри УА с помощью фиксированного потенциала, и при выборе всегда производит переход по заданному адресу

X1

Сигнал разрешения загрузки данных с ШД. Берется с входа процессора LD, и информирует УА об установки данных на ШД и необходимости их записи в один из регистров.

X2

Сигнал чтения данных. Берется с входа процессора RE, и информирует УА о том, что с ШД было прочитано выставленное там двоичное слово.

X3

Сигнал показывающий наличие в регистре S состояния «-0».

X4

Знак операнда хранящегося в регистре В.

X5

Сигнал сообщает УА о состоянии в котором находится младший разряд регистра В (В8).

X6

Сигнал показывает результат сложения по mod2 старших знаковых разрядов регистров А и В.

X7

Сигнал информирует УА о достижением счетчиком циклов предела счета (8-го цикла).

3.4. Список использующих управляющих сигналов Y 

   В следующей таблице приведен список управляющих сигналов (команд) Y1…Y7, подаваемых УА на входы управления ОА и выходы процессора:

Таблица 3.3.

Команда

Описание

Y1

Сигнал готовности процессора к приему операндов. Подается на выход процессора LE.

Y2

Сигнал завершения операции умножения и установки результата на шине. Подается УА на выход процессора EO.

Y3

Команда разрешения загрузки в регистр А слова данных      выставленное на шине.

Y4

Команда разрешения загрузки в регистр В слова данных выставленное на шине.

Y5

Команда сдвиг содержимого регистров B и S на один бит в сторону младших разрядов (вправо ).

Y6

Младший разряд управления мультиплексором выбора операнда В для сумматора обратных кодов.

Y7

Старший разряд управления мультиплексором выбора операнда В для сумматора обратных кодов.

Y8

Команда увеличение   содержимого  счетчика импульсов (циклов)  на единицу.

Y9

Команда инициализация счетчика импульсов (циклов) – установка в ноль.

Y10

Команда принудительной установки единицы в знаковых разрядах регистра S. Команда имеет больший приоритет чем сигнал загрузки, и может подаваться одновременно с ним.

Y11

Команда сброса содержимого регистра S (установка «+0» ).

Y12

Команда разрешения загрузки результата сложения на сумматоре ОК в регистр S.

Y13

Команда управления мультиплексором выбора слова результата умножения (старшего или младшего) выставляемого на ШД.


4. Разработка функциональной схемы ОА

4.1. Особенности реализации Узлов спецпроцессора выполненных на реальных микросхемах 

   Функциональная схема операционного автомата, выполненная с использованием интегральных МС, представлена на чертеже 3.

    Рассмотрим некоторые особенности реализации схемотехнической реализации отдельных узлов ОА:

Входной декодер из ПК в ОК (блок D1,D2).

Состоит из сборки инверторов ЛН1 и 2-х мультиплексоров КП11. Управляется старшим разрядом  

Регистр операнда А (блок D3).

Регистр операнда В (блок D4,D5).

Схема сравнения знаков регистров А и В (блок D7).

Мультиплексор выбора источника данных для второго операнда сумматора ОК (блок D6).

Сумматор обратных кодов (блок D8).

Счетчик циклов сложения (блок D9).

Регистр результата S (блок D10).

Схема проверки содержимого S на «-0» (блок D12).

Мультиплексор выбора источника данных на шине процессора (рег. B или S), и схема выходного дешифратора из ОК в ПК (блок D10, D11).

4.2. Описание используемых интегральных схем

    При реализации оптимальной схемы преимущество отдавалось в основном схемам серии К555, но в некоторых случаях, из - за отсутствия подходящих аналогов, использовались схемы  серииК155. Перечень использованных МС и их некоторые электрические характеристики преведены в следующей таблице:

Таблица 4.1.

Тип ИС

Количество

Incp, mА.

Uпит, В

Тсрнс

К555ЛН1

5

33

4.5

15

К155ЛП8

1

54

4.5

18

К555ЛИ1

1

12.8

4.5

20

К555ЛИ3

2

10.5

4.5

20

К555ЛП5

1

10

4.5

30

К555ЛА3

3

4.4

4.5

15

К555ИР11

6

23

4.5

20

К555КП11

6

19

4.5

18

К555КП12

5

14

4.5

25

К155ИЕ5

1

53

4.5

-

К155ТМ2

2

-

4.5

-

К555ИМ6

2

34

4.5

24

К155ИМ2

1

-

4.5

-

    Самая распространенная серия логической интегральной схемы – серия 155. Эту серию принято называть стандартными (СТТЛ). Логические элементы серии 155 имеют среднее быстродействие tз.ср.=13нс и среднее значение тока потребления Iпрот.=1.5 – 2мА. Серия 155 имеет большую номенклатуру и продолжает развиваться. В схеме процессора серия используются для построения триггеров  знаков (ТМ2), в качестве   счетчика импульсов (ИЕ5), как двух разрядный сумматор (ИМ2), и инвертор с Z состоянием на выходе (ЛП8).

    Микросхемы серии 555 схожи по своим свойствам и структуре с зарубежным аналогом 74LS. Серии данной архитектуры переключаются с задержкой близкой к 155 серии, при этом потребляют значительно меньшую мощность. Серию 555 относят к архитектуре (ТТЛШ), , где вместо многоэмиттерного транзистора использована матрица диодов Шотки. Дословно LSрасшифровывается как: L – маломощные, S – с барьером Шотки.

    

К555ЛН1

    Аналог SN74LS04. Микросхема содержит шесть идентичных логических элемента со стандартными активными выходами. Выполняющих Булеву функцию . Микросхема выполнена в корпусе  DIP14.

К155ЛП8

    Аналог SN7404. Микросхема содержит четыре идентичных логических элемента с Z состоянием на выходе. Выполняющих Булеву функцию . Микросхема выполнена в корпусе  DIP14.

К555ЛИ1

    Аналог SN74LS08. Микросхема содержит четыре идентичных логических элементов со стандартными активными выходами, выполняющих Булеву функцию Y=D1*D2  в положительной логике. Микросхема выполнена в корпусе  DIP14.  

К555ЛИ3

    Аналог SN74LS11. Микросхема содержит три идентичных логических элементов со стандартными активными выходами, выполняющих Булеву функцию Y=D1*D2*D3  в положительной логике. Микросхема выполнена в корпусе  DIP14.  

К555ЛП5

    Аналог SN74LS86. Микросхема содержит четыре идентичных логических элементов со стандартными активными выходами, выполняющих Булеву функцию   в положительной логике. Микросхема выполнена в корпусе  DIP14.  

К555ЛА3

    Аналог SN74LS00. Микросхема содержит четыре идентичных логических элемента со стандартными активными выходами, выполняющих Булеву функцию  или  в положительной логике. Микросхема выполнена в корпусе  DIP14.  

К555ИР11

    Аналог SN74ALS194. Микросхема представляет собой универсальный четырехразрядный регистр, позволяющий синхронно сдвигать цифровое слово. Регистр выполнен в корпусе  DIP16  и имеет следующие входы:

  •  D0…D3 входы параллельной загрузки данных.
  •  Q0…Q3 стандартны активные выходы.
  •  С – синхронизация по переднему фронту.
  •   – сброс по низкому потенциалу.
  •  DSL – бит вдвигаемый в лево.
  •  DSR – бит вдвигаемый в право.
  •  S1,S0 – управление режимом работы: 11 - параллельная запись, 00 – хранение, 01 -  сдвиг в право,  10 – сдвиг влево.

К555КП11

    Аналог SN74LS257. Микросхема представляет собой  четырех разрядный селектор - мультиплексор из 2 в 1 и в зависимости от установленного на входе S потенциала разрешает прохождение сигнала на выходы Y  от первого или второго источника сигнала, при этом на входе разрешения  должно быть установлено напряжения низкого уровня. При высоком уровне напряжения на входе, выходы  устанавливается в состояние Z (выходы разомкнуться). Микросхема выполнена в корпусе  DIP16.

К555КП12

    Аналог SN74LS253. Микросхема представляет собой двух разрядный селектор - мультиплексор из 4 в 1 и в зависимости от установленного на входах S0 … S1 кода разрешает прохождение сигнала на выходы Y0 и Y1 только от одного из четырех  групп информационных входов D, при этом на входах разрешения  и   должно быть установлено напряжения низкого уровня. При высоком уровне напряжения на входах, выходы  устанавливается в состояние Z (выходы разомкнуться). Микросхема выполнена в корпусе  DIP16.

К155ИЕ5

    Аналог  SN7493. Микросхема представляет собой двоичный асинхронный счетчик импульсов с асинхронным сбросом. Счетчик выполнен по схеме 1+3 разряда (делитель на два и на восемь). Работа К155ИЕ5 определяется четыремя управляющими входами: С0 – изменение  на противоположное значение выхода Q0, С1 - увеличение на 1 трехразрядного делителя на 8 (Q1…Q3), R1 и R2 входы сброса (для сброса необходимо подать высокий потенциал на оба вход. Переключение счетчика происходит по заднему фронту. Если соединить выход Q0 и вход С1, то счетчик превращается в четырех разрядный. Счетчик имеет стандартные активные выходы.

    Максимальная частота работы счетчика 10 МГц, микросхема выполнена в корпусе DIP14.

К155ТМ2

Аналог SN7474. Триггер выполнен в виде двух независимых триггеров в одном корпусе. Вход S по низкому потенциалу устанавливает выход триггера Q в состояние логической 1. Вход триггера R по низкому потенциалу устанавливает выход триггера Q в состояние логического 0. Не допускается подача низкого уровня напряжения на оба входа. Вход триггера D устанавливает триггер в заданное состояние по возрастающему фронту импульса, поданного на вход С. Триггер имеет как прямой так и инверсный выходы. Выполнен триггер в корпусе DIP 14.

К555ИМ6

Аналог SN74LS283. Микросхема является  полным двоичным сумматором, складывающим два четырехразрядных слова и входной перенос. МС имеет две четырехразрядные группы входов (А0…А3 и В0…В3), четырехразрядную группу выходов (Q0…Q3),  вход переноса Cn   и выход переноса Cn+1 . Сумматор можно использовать как с высоко, так и с низкоуровневой логиками . Микросхема выполнена в корпусе DIP16.

К155ИМ2

Аналог SN7482. Микросхема является  полным двоичным сумматором, складывающим два двухразрядных слова и входной перенос. МС имеет две двухразрядные группы входов (А0…А1 и В0…В1), двухразрядную группу выходов (Q0…Q1), вход переноса Cn   и выход переноса Cn+1 . Сумматор можно использовать как с высоко, так и с низкоуровневой логиками . Микросхема выполнена в корпусе DIP14.

4.3. Расчет потребляемой мощности и оценка быстродействия разработанной схемы

Для расчёта средней потребляемой мощности, требуется подсчитать сумму произведений напряжения питания – на средний ток потребления каждой микросхемы:

Результаты данного расчета приведены в таблице:

Таблица 4.2.

Тип ИС

Количество

Pср 

(на 1 мс.)

Pср 

(на все мс)

К555ЛН1

5

К555ЛП8

1

К555ЛИ1

1

К555ЛИ3

2

К555ЛП5

1

К555ЛА3

3

К555ИР11

6

К555КП11

6

К555КП12

5

К155ИЕ5

1

К155ТМ2

2

К555ИМ6

2

К155ИМ2

1

В итоге, средне потребляемая мощность получается: Pср =  мВт.

Максимально длительный переходный процесс в схеме проходит через цепочку элементов: …  Среднее время задержки этих элементов нс: 9.5 и 17 соответственно. Суммарная задержка – 28.5нс. Следовательно, если взять длительность такта равной … нс, то ГТИ может иметь максимальную частоту  … МГц.

    Зная тактовую частоту и среднюю потребляемую мощность, можно найти энергию потребляемую ОА на один такт работы:


5. Разработка алгоритма работы и схемы УА

5.1. Разработка машинного алгоритма управления ОА

    Рассмотрим пошагово алгоритм умножения чисел на сумматоре ОК:

Шаг 1:

Подача на выход LE сигнала готовности.

Шаг 2:

При наличие на ШД множимого  переход на шаг3 иначе шаг 1

Шаг 3:

Запись в регистр RG A множимого, переход на шаг4

Шаг 4:

Подача на выход LE сигнала готовности.

Шаг 5:

При наличие на ШД множителя  переход на шаг6 иначе шаг 4

Шаг 6:

Запись в регистр RG A множимого, сброс счетчика циклов, Сброс в «+0» регистра S, переход на шаг4.

Шаг 7:

Сравнение знаков регистров А (множимое) и В (множитель),  если различаются – переход на шаг 8, если нет переход на шаг 9.

Шаг 8:

Установка в регистре накопителе S  комбинации «-0», переход на шаг 9.

Шаг 9:

Проверяем знак регистра В , если отрицательный то переход на шаг 10, если положительный то на шаг 14

Шаг 10:

К регистру S добавляем поправку «П1» (содержимое регистра А) и переходим на шаг 11.

Шаг 11:

Проверяем знак регистра А и если он положительный –  переходим на шаг 12, иначе на шаг 13.

Шаг 12:

К содержимому регистра S прибавляем поправку «+П2» (т.е. 00.11111111), переходим на шаг 14.

Шаг 13:

К содержимому регистра S прибавляем поправку «-П2» (т.е. 11.00000000), переходим на шаг 14.

Шаг 14:

Наращиваем счетчик циклов на 1 и переходим на шаг 15.

Шаг 15:

Проверяем правый (младший) разряд регистра В, если «1»  – переходим на шаг 16, иначе на шаг 17

Шаг 16:

Прибавляем к регистру накопителю S содержимое регистра А, переходим на шаг 17.

Шаг 17:

Сдвигаем регистр S  и мантиссу регистра В на разряд вправо, вдвигая младший разряд регистра S в старший разряд мантиссы регистра В. Переходим на шаг 18.

Шаг 18:

Проверяем значение счетчика циклов, если цикл окончен – переходим на шаг 19, иначе на шаг 14.

Шаг 19:

Проверяем знак регистра В, если отрицательный – переходим на шаг 20, иначе на шаг 24.

Шаг 20:

К регистру S добавляем поправку «П3» (инверсное содержимое регистра А) и переходим на шаг 21.

Шаг 21:

Проверяем регистр S на наличие комбинации «-0», если присутствует – переходим на шаг 22 иначе на шаг 24.

Шаг 22:

Сравнение знаков регистров А (множимое) и В (множитель),  если различаются – переход на шаг 23, если нет переход на шаг 24.

Шаг 23:

Сброс регистра S (установка «+0»), переход на шаг 24.

Шаг 24:

Подача на выход ЕО сигнала готовности и установка на ШД старшего слова результата (регистр S). Переходим на шаг 25.

Шаг 25:

Проверяем снят ли результат с ШД, если снят – переходим на шаг 26, иначе на шаг 24.

Шаг 26:

Подача на выход ЕО сигнала готовности и установка на ШД младшего слова результата (регистр В). Переходим на шаг 27.

Шаг 27:

Проверяем снят ли результат с ШД, если снят – переходим на шаг 28, иначе на шаг 26.

Шаг 28:

Переходим  на шаг 1 для повторения операции умножения.

5.2. Граф – схема машинного алгоритма

  Изобразим разработанный нами алгоритм вычисления в виде граф – схемы:

Рис 5.1.

Рис 5.2.

5.3. Разработка микропрограммы

    На основе разработанного нами алгоритма проведения операции умножения, составим микропрограмму управления ОА. Микропрограмма предназначена для кодирования ее в двоичном виде и прошивки в ПЗУ управляющего автомата. Рассмотрим некоторые моменты связанные с особенностями УА:

  •  Условный переход на адрес указанный в соответствующем поле происходит если по линии Х идет 0.
  •  Если в команде не задан условный переход (т.е. используется Х0), то происходит безусловный переход на адрес указанный в поле адреса (причину смотрите в разделе посвященном УА).
  •  Все операции по управлению регистрами задерживаются на половину периода тактового импульса (выходной регистр УА синхронизируется по заднему, а регистры ОА по переднему фронту синхроимпульса).

    Ниже приводим текст микропрограммы:

Таблица 5.1.

Номер строки

Команды Y

Условия X

Строка перехода

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

Y1

Y3

Y1

Y4, Y11, Y9

Y6, Y10, Y12

Y7, Y12

Y12

Y6, Y12

Y8

Y7, Y12

Y5

Y6, Y7, Y12

Y11

Y2

Y2, Y13

X1

X1

X6

X4

X6

X5

X7

X4

X3

X6

X2

X2

1

3

3

6

6

10

9

10

10

12

12

10

17

17

17

17

17

18

1

5.4. Таблица потактовой работы спецпроцессора

две таблицы: короткая и длинная. анализ временных характеристик схемы

Таблица 5.2.

Внешняя

ШД

Входы/выходы процессора

Регистр

A

Регистр

B

Регистр

S

Счетчик

циклов

LD

RE

EO

LE

0000000000

0

0

0

0

0000000000

0000000000

0000000000

000

Таблица 5.3.

Внешняя

ШД

Входы/выходы процессора

Регистр

A

Регистр

B

Регистр

S

Счетчик

циклов

LD

RE

EO

LE

0000000000

0

0

0

0

0000000000

0000000000

0000000000

000

5.5. Разработка структурной схемы управляющего автомата

    Управляющий автомат (чертеж 2) построен на основе принципа программного управления, с естественной адресацией. Формат микрокоманды управляющего автомата представлен на рис5.3.

Рис5.3.

Здесь  – поле управления выбором опрашиваемого осведомительного сигнала , – поле содержащее адрес микрокоманды для безусловного перехода,  – выходные управляющие сигналы.

Разрядность полей микрокоманды определяется следующим соотношениям:

где – число условных вершин.

где – число операторных вершин, – число дополнительных вершин.

где – число управляющих сигналов.

   В нашем случае мы имеем следующие значения: nx=3, na=5, ny=13. В итоге мы получаем длину команды равную 21 бит, но так, как в реальности мы будем работать с микросхемами ПЗУ разрядностью 4 или 8 бит, то длина команды увеличивается до 24 бит, за счет расширения поля адреса до 8 бит. В итоге нам требуется ПЗУ организации   24 х 19, т.е. емкостью 57 байт.

    Помимо расширения поля адреса, к особенностям УА  можно отнести следующее:

  •  Условный переход осуществляется по низкому потенциалу.
  •  Адрес наращивается счетчикам только в узлах уловных ветвлений, иначе происходит безусловный переход по адресу указанному в поле адреса команды (сделано для экономии входов мультиплексора – один мультиплексор на 8 входов).

    Ниже приводится назначение функциональных узлов управляющего автомата:

  •  CT (D1) – параллельный 5-разрядный регистр счетчик адреса текущей микрокоманды. Режимы работы: При подаче сигнала C по переднему фронту в регистре формируется адрес следующей микрокоманды; при подаче сигнала R=0 регистр обнуляется; при подаче S=0 в регистр заносится адрес микрокоманды, снятый с выходов RG; при подаче S=1 к адресу текущей микрокоманды прибавляется 1.
  •  ROM (D2) – ПЗУ, организация 24 х 19.режимы работы: ПЗУ постоянно выдаёт на выходах микрокоманду, находящуюся по адресу, записанному в регистре – счетчике  CT.
  •  RG (D3) – параллельный 24 – разрядный регистр, в который происходит запись текущей микрокоманды. режимы работы: при подаче сигнала C  по заднему фронту в регистр записывается текущая микрокоманда; при подаче сигнала R=0 регистр обнуляется.
  •  MXX  (D4) – мультиплексор выбора осведомительного сигнала X. Входы X0…Х7 – входы осведомительных сигналов, входы Z0…Z2 – входы управления выбором сигнала. Распределение выбора опрашиваемых осведомительных сигналов  приведено в таблице 5.4.

Таблица 5.4.

z2

z1

z0

Выход MXX

0

0

0

“0”

0

0

1

X1

0

1

0

X2

0

1

1

X3

1

0

0

X4

1

0

1

X5

1

1

0

X6

1

1

1

X7

    Как вариант, при аппаратной реализации УА возможно применение следующих микросхем:

Таблица 5.5.

Блок схемы

Реализация

D1

Два четырех разрядных счетчика К555ИЕ7

D2

ПЗУ организацией 3*8 бит или 6*4 бит, емкостью более  19 слов (как можно меньшей).

D3

Три микросхемы D – триггеров (по 6 штук) К555ТМ9

D4

Мультиплексор К555КП7.

Кроме того для формирования заднего управляющих сигналов необходим инвертор К555ЛН1.

5.6. Прошивка ПЗУ

    

   Формат команду используемой УА в нашем случае приведена на следующем рисунке:

Addr

CX

Y

0

1

2

3

4

5

6

7

2

1

0

1

2

3

4

5

6

7

8

9

10

11

12

13

Рис 5.4.

   Таблица прошивки ПЗУ, созданная на основе микрокода разработанного в пункте 5.3., представлена в таблице 5.6.

Таблица 5.6.

Адрес ПЗУ

CX

Addr

Y

00000000

00000001

00000010

00000011

00000100

00000101

00000110

00000111

00001000

00001001

00001010

00001011

00001100

00001101

00001110

00001111

00010000

00010001

00010010

001

000

001

110

000

100

110

000

000

101

000

111

100

011

110

000

010

010

000

00000000

00000010

00000010

00000101

00000101

00001001

00001000

00001001

00001001

00001011

00001011

00001001

00010000

00010000

00010000

00010000

00010000

00010001

00000000

1000000000000

0010000000000

1000000000000

0001000010100

0000010001010

0000000000000

0000001000010

0000000000010

0000010000010

0000000100000

0000001000010

0000100000000

0000000000000

0000011000010

0000000000000

0000000000100

0100000000000

0100000000001

0000000000000

    В случае реализации процессорного устройства в виде микросхемы (на одном кристалле), из поля адреса необходимо удалить три бита слева (не используются). В результате чего ПЗУ будет иметь организацию 19 слов по 21 биту, и емкость 399 ячеек (примерно 50 байт).


6. Заключение

    В данном курсовом проекте был спроектирован узел специализированного процессорного устройства для выполнения операции умножения в двоичном обратном коде.  Была разработана функциональная схема ОА, с использование  отечественных серий микросхем логики ТТЛ. Кроме того были определены требования к УА, емкость и организация использованного ПЗУ, алгоритм управления ОА и прошивка микропрограммы на его основе.

    В результате работы над курсовым проектом я закрепил основные теоретические положения предмета «Прикладная теория цифровых автоматов», приобрёл навыки практического решения технических задач, логического проектирования узлов ЭВМ. Знания, полученные мною при выполнении данного курсового проекта, в дальнейшем послужат базой для изучения специализированных дисциплин.


7. Список использованных сокращений

  1.  МП – микропрограмма.
  2.  ОА – операционный автомат.
  3.  УА – управляющий автомат.
  4.  ШД – шина данных.
  5.  ША – шина адреса.
  6.  ОК – обратный код.
  7.  ПК – прямой код.
  8.  ПЗУ – постоянное запоминающее устройство.
  9.  ТТЛ – транзисторно – транзисторная логика.
  10.  КС – комбинационная схема.
  11.  МС – микросхема.


8. Список использованной литературы

  1.   Постников А. И.  «Основы теории цифровых автоматов»: учеб. пособие для вузов по спец. «Вычислительные машины, комплексы, системы и сети», направления «Информатика и вычислительная техника». Красноярск: КГТУ, 2000.
  2.  Общие требования к оформлению текстовых и графических студенческих работ: Текстовые материалы и иллюстрации. СТП 3.1 - 92 - Красноярск.: КПИ, 1992.
  3.   В. Л. Шило «Популярные цифровые микросхемы»: справочник. – М.: «Радио и связь», 1987.


CPU

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

EO

LE

LD

RE

C

MX

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

1.0

1.1

1.2

1.3

1.4

1.5

1.6

1.7

Z0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

1

1

1

1

1

1

1

1

CT

0

D1

D2

R

+1

&

RG A

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

S

C

RG B

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

B8

D0

D1

D2

D3

D4

D5

D6

D7

S

SL

RR

C

T

D

C

Q

MX

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1.0

1.1

1.2

1.3

1.4

1.5

1.6

1.7

1.8

1.9

2.0

2.1

2.2

2.3

2.4

2.5

2.6

2.7

2.8

2.9

3.0

3.1

3.2

3.3

3.4

3.5

3.6

3.7

3.8

3.9

Z0

Z1

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

SM

A0

A1

A2

A3

A4

A5

A6

A7

A8

A9

B0

B1

B2

B3

B4

B5

B6

B7

B8

B9

C

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

P

=”-0”

&

&

&

&

&

RG S

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Q8

Q9

S10

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

R

V

S

SL

RR

C

MX

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

0.8

0.9

1.0

1.1

1.2

1.3

1.4

1.5

1.6

1.7

1.8

1.9

Z0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

S0

S1

MX

0.0

0.1

0.2

0.3

0.4

0.5

0.6

0.7

1.0

1.1

1.2

1.3

1.4

1.5

1.6

1.7

Z0

E0

Q0

Q1

Q2

Q3

Q4

Q5

Q6

Q7

Y1

X1

Y3

X1

Y1

Начало

Y4,Y9,Y11

X6

Y6,Y10,Y12

X4

2

1

Y7,Y12

X6

Y6,Y12

Y12

1

X5

Y7,Y12

Y5,Y8

X7

X4

Y6,Y7,Y12

X3

X6

Y11

Y2

X2

Y2, Y13

X2

2


 

А также другие работы, которые могут Вас заинтересовать

80758. THE ARTICLE AND ITS STYLISTIC POTENTIAL 27.64 KB
  Newspaper style was the last of all styles of written literary english to be recognized as a specific form of writing standing apart from other forms. Information in the english newspaper is conveyed through the medium of: brief news item, press reports (parlimentary, of court proceeding...
80759. SYNTATICAL EXPRESIVE MEANS AND STYLISTIC DEVISES 27.52 KB
  Within the language as a system there establish themselves certain definite types of relations between words, word-combinations, sentences and also between larger spans of utterances. The term supra-phrasal unit is used to denote larger unit than a sentence.
80760. Synonyms, euphemisms and antonyms 28.96 KB
  Traditional linguistics defines synon. As words of the same category of parts of speech conveying the same concept but differing either in shades of meaning or in stylistic characteristics. A more modern and effective approach to the classification of synonyms may based on the definition describing synonyms as words differing in connotations...
80761. Phraseological Units and the principles of their classification 30 KB
  Phraseological units because they sum up the collective experience of the community.They moralize (Hell is paved with good intentions), give worring If you sing before breakfast, you will worry before night), criticize (Everyone calls his own guse swans).
80762. Object of the Theory of Grammar. Its place among Other Linguistic Sciences 29.78 KB
  Language is social by nature: it is inseparably connected with the people who are its creators users. L. consists of three parts (sides): the phonological system, the lexical system, the grammatical system; without any one of them three is no human L. in the above sense.
80763. DISTINCTIVE LINGUISTIC FEATURES OF THE MAJOR FUNCTIONAL STYLES OF ENGLISH 26.76 KB
  A functional style of language is a system of interrilated language means which serve a definite in communication. The english literary standard we distinguish the following major functional styles: the language of belles-letters, the languge publicistic literaeture, the language of newspapers...
80764. Право граждан на благоприятную окружающую среду 31.86 KB
  Право на жизнь объединяет с правом на благоприятную окружающую среду то что первое несомненно связано с состоянием окружающей среды в которой проживает человек. По оценкам Всемирной организации здравоохранения состояние здоровья человека до 80 определяется условиями среды его обитания. Есть основания предположить что годы жизни укорочены наряду с другими причинами изза деградации окружающей среды. В той части в какой право на жизнь связано с охраной природной среды оно может защищаться способами и средствами предусмотренными...
80765. Право на достоверную информацию о состоянии окружающую среду. Источники экологической информации 33.31 KB
  Источники экологической информации. ФЗ Об информации информационных технологиях и защите информации предусматривает защиту прав граждан на экологическую информацию в том числе сведения о последствиях аварий и катастроф информацию о безопасности населенных пунктов. Подобная информация не может составлять государственную тайну доступ к данной информации не может быть ограничен. Одним из критериев такой информации является ее достоверность.
80766. Права общественных формирований в области охраны окружающей среды 31.04 KB
  Полномочия общественных экологических объединений в области охраны окружающей природной среды предусмотрены рядом законодательных актов. Федерального закона Об охране окружающей среды. Одним из примеров реализации прав общественных объединений в области охраны окружающей среды может служить опротестование Российским социально-экологическим союзом в Вологодском областном арбитражном суде решения вологодских властей о строительстве на территории Национального природно-исторического парка Русский Север образованного Правительством РФ в...